JPS63307497A - 表示装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 表示メモリを有する表示装置において、ローム動作と重
ね合せ表示を行なうためのメモリ構成。

〔産業上の利用分野〕

本発明は、倍容量のメモリを持つＣＲＴディスプレイな
どの表示装置に関する。

〔従来の技術〕

文字、図形を表示するＣＲＴディスプレイは１０２４Ｘ
　１０２４ドツトの表示メモリ　（画面メモリ）を持つ
のが一般的で、この場合メモリ素子として２５６Ｋを採
用すると４個使用することになる。アドレスのビット数
は水平、垂直方向とも１０ビツト（２−１０２４）、合
計で２０ビツトになる。ところで最近、高品位テレビが
普及し始め、このテレビでは水平方向に１２８０ドツト
、垂直方向は従来通りの１０２４ドツト（本）である、
この場合アドレスのビット数は水平が１１ビツト、垂直
が１０ビツト、合計２１ビツトになる。

水平アドレスのビット数が１１とすると、これは２　　
＝２０４８ドツトになり、必要な１２８０ドツトより　
７６８ドツトも多くなり、全体では７６８ｘ　１０２４
＝７８６４３２ドツトも多くなる。　１２８０Ｘ　１０
２４＝　１３１０７２０であるから２５６にメモリが５
１１１もあればよいが、上記のように２０４８Ｘ　１０
２４＝　２０９７１５２にすると２５６にメモリが８個
必要になる。

２５６にメモリ５個で構成することができない訳ではな
いが、このようにするとアドレスの割当てが複雑になる
。即ち２０４８Ｘ　１０２４構成なら水平アドレスは１
１ビツト、垂直アドレスが１０ピントとなり、２１ビツ
トアドレスの上位１０ビツトは垂直アドレス、下位１１
ビツトが水平アドレス、と簡単な区分になるが、１２８
０Ｘ　１０２４構成では下位１１ビツトで表わされるア
ドレスが１つの水平アドレスと次の水平アドレスの一部
を占めることになり、複雑な割当てになる。

そこで１２８０Ｘ　１０２４の画面メモリは２５６にメ
モリ素子８個で構成するとして、この場合また問題にな
るのは動作速度である。即ち１秒間の画面数は３０とす
ると単純に計算しても、１画面の表示時間は１／３０秒
、１水平走査線の時間はその１０２４分の１．１ドツト
の時間はその１／２０４Ｂで約１５ｎＳとなる。しかし
メモリの読出しには２０ｎＳは欲しいところであり、不
足する。しかしこの点については、１アクセスに対する
読出しビット数を、通常の１ビツトでな（、複数ビット
にすることで対処できる０例えば１アクセスで４ピント
同時読出し回部とすると、１５Ｘ４−６０ｎＳで１回読
出せばよいことになり、特に高速なメモリを使用しなく
ても１通のメモリで充分対応できる。

〔発明が解決しようとする問題点〕

このように１２８０Ｘ　１０２４ドツトの表示メモリは
２５６　Ｋ　８個で構成し、読出し速度については複数
ビット同時読出し型にすることで対応するとしても、多
量の不使用メモリ領域があり、不経済であるという問題
は残る。

本発明は、この通常の倍の容量のメモリを有効に利用し
て、ローム、重ね合せ表示などが可能にして、多ｍｔａ
化しようとするものである。

〔問題点を解決するための手段〕

第１図に示すように本発明では倍の容量の表示メモリ１
０、ラインバッファ２０、および論理ゲート１８を用い
る。１２．１４はアンプ、１６はオアゲートである。

表示メモリ１０は例えば４ビット同時読出し型の２５６
にビットのメモリ素子を４＋４個備え、第２図に示すよ
うに２０４８Ｘ　１０２４ドツトの画面に対応できる。

また各４傷のメモリ素子は１０２４Ｘ　１０２４ドツト
の画面に対応し、従って表示メモリ１０はか＼る画面の
２個に対応できる。ラインバッファ２０は１ライン分（
１０２４ビツト）の容量を持ち、論理ゲート１８はオア
ゲート又はアンドゲートなどである。

〔作用〕

このメモリを１２８０Ｘ　１０２４ドツトの表示メモリ
として使用するときはラインバッファ２０は使用せず、
ゲート１８はスルーにしておき、メモリ１０の読出しデ
ータをそのま＼出力する。１メモリ素子は４ビット同時
出力であるから、逐次４ビツトずつ読出し、並直列変換
してビデオ信号にしてもよく、あるいは４メモリ素子又
は８メモリ素子を同時に読出して１６ビント又は３２ビ
ット同時に出力し、これを並直列変換してビデオ信号に
してもよい。

２０４８Ｘ　１０２４ドツトのメモリを１２８０Ｘ　１
０２４ドツトのメモリとして使用すると余りがあるので
ローム表示が回部である。即ち１２８０Ｘ　１０２４ド
ツトより広い２０４８Ｘ　１０２４ドツトの画面のデー
タをメモリに格納しておき、水平方向で読出し開始を第
１ドツトから第２ドツト、第３ドツト、・・・・・・と
ずらし、読出し終了アドレスを第１２８０ドツト、第１
２８１ドツト。

第１２８２ドツト、・・・・・・とずらして行（と、Ｃ
ＲＴディスプレイの管面で画面が横方向（左方）に移動
して行く感じになる（ローム表示）。

１画面のドツト数は１０２４Ｘ　１０２４とすると、メ
モリは２画面分の容量を持つから、２画面の重ね合せ表
示ができる。この場合はラインバッファ２０を使用する
。即ち、第３図（ａｌで第１ラインを読出し、その左半
分１−１は直接ゲート１８の一方の入力端へ入力し、右
半分１−２はラインバッフ１２０へ格納し、ゲート１８
の他方の入力端へは前回読出しでラインバッファ２０に
格納されているデータを入力する０次は第２ラインを読
出し、その左半分２−１は直接ゲート１８の一方の入力
端へ入力し、他方の入力端へは前回読出しでラインバッ
ファ２０に格納されているデータを入力する。

以下同様であり、これにより１−１と０−２（図示しな
いが１−２の上）、２−１と２−２．・・・・・・の重
ね合せ画面が得られる。第１ラインと第０ライン、第２
ラインと第１ライン、・・−・・・と１ラインのずれが
あるが、これは書込み時にずらして書込んでおけば、第
１ライン同志、第２ライン同志。

・・・・・・の重ね合せが行なわれる。

ゲート１８がオアゲートのときは２画面の単純重ね合せ
が行なわれ、例えば一方が山、他方が月なら、山の上に
月がある画面などが得られる。ゲート１８がアンドゲー
トのときは、消去が生じるのでマスクに適当である０例
えば１０２４Ｘ　１０２４のメモリ部分一方は枠内のデ
ータが１、枠外のデータは０とすると、該メモリ部分の
他方の画像を上記枠内だけ表示することになる。

〔実施例〕

第４図〜第６図に本発明の実施例を示す０表示メモリ１
０は４ブロツク１０ａ〜１０ｂからなる。

従って４ビット同時出力の２５６にメモリ素子８個使用
のとき各ブロックｔｏａ、１０ｂ、・・・・・・は２素
子ずつからなり、８ピット同時入出力が可能である。メ
モリブロック１０ａと１０ｂはアドレスＡＩを、またメ
モリブロック１０ｃと１０ｄはアドレスＡ２を受ける。

これらのアドレスは第６図の回路により発生する。即ち
書込みアドレスＷＡと表示アドレス（読出しアドレス）
ＤＡの一方をマルチプレクサＭＰＸで切換えて取出し、
それをゲート回路Ｇ１．Ｇ２により選択してアドレスＡ
１、Ａ２とする。ゲート回路Ｇｌ、Ｇ２は制御信号Ｓ３
．Ｓ４により、重ね合せ表示のとき開き、またＧ＋は奇
数ラインで、Ｇ２は偶数ラインで開く。

メモリ１０ａ、１０ｂの読出し出力はバッファ１２ａ、
１２ｂを介して、またメモリ１０ｃ、１０ｄの読出し出
力はバッファ１４ａ、１４ｂを介して取出され、表示デ
ータとなる。これらのバッファは制御信号Ｓ１とそれを
インバータ２２で反転した信号でアクティブにされる。

またメモリ１０ａ〜１０ｄの読出し出力はマルチプレク
サ１６を介して取出され、ラインバッファ２０へ送られ
る。第５図に示すように、表示メモリ１０の出力詳しく
はバッファ１２ａ、１２ｂ、１４ａ、１４ｂの出力及び
ラインバッファ２０の出力は論理ゲート１８へ送られ、
これより第１図と同様にＣＲＴディスプレイへ送られる
。

書込みに当って、書込みアドレスＷＡが与えられ、マル
チプレクサＭＰＸがこれを選択し、奇数ラインでゲー）
Ｇ＋が開いて該書込みアドレスＷＡがアドレスＡＩにな
ると、入力データはメモリ１０ａと１０ｂへ順次書込ま
れて行（、メモリ１０ａ、１０ｂは各々４ビット同時ア
クセス型のメモリ素子２個からなるとすると、入力デー
タは８ビツトずつ書込まれ、そして１０ａと１０ｂは交
互に書込みを行なうと、メモリｔｏａ、ｔａｂに書込ま
れるデータは第２図の如（なる、こ−でＡ。

〜Ａ３はメモリ１０ａに書込まれる８ビツトデータ、Ｂ
ｏ＝Ｂａはメモリ１０ｂに書込まれる８ビツトデータで
ある。これらは、２０４８Ｘ　１０２４ビツト画面の奇
数ライン上のＥｌ、ｉｉでもある。メモリ１０ｃ、１０
ｄも同様であり、但し、偶数ラインで動作する、とする
と書込まれる８ビツトデータ（画面の偶数ライン上の画
Ｓ）は第２図のＣａ＝Ｃ３、Ｄｏ”Ｄ３の如（なる。

この表示メモリを１２８０Ｘ　１０４０ドツトの画面に
用いるときは１２８１〜２０４８間の水平アドレスは発
生しない、としておく、そして表示に当っては奇数うイ
ン１．３，５．・・・・・・ではＤＡ＝ＡＩ、偶数ライ
ン２．４．６．・・・・・・ではＤＡ−Ａ２とし、第２
図のＡｏ、Ａ＋、・・・・・・を逐次読出し、ＣＲＴに
表示する。ゲート１８は制御信号Ｓ２により、バッファ
１２．１４側を選択するようにしてお（。

ローム表示は、読出し開始する水平アドレスを変えるだ
けであり、上記に準する。

重ね合せ表示では、ＷＡ＝Ａ　１　＝Ａ　２とし、但し
入力データを１０ａとｌＱｂ、ＩＯＣと１０ｄでは異な
らせ、第３図の左半分をメモリ１０ａ。

１０ｃが右半分をメモリ１０ｂ、１０ｄが受持つように
する（勿論この逆でもよいが）０例えばメモリ１０ａは
第３図の１−１，１０ｂは同１−２゜１０ｃは同２−１
，１０ｄは同２−２．・・・・・・のデータを受持つよ
うにする。読出しに当っては、１−１．１−２．２−１
．２−２．・・・・・・の順で逐次読出し、右半分１−
２．２−２．・・・・・・は一旦うインバフファ２０に
蓄え、次のラインの読出し時にゲート１８へ送り、２−
１と１−２．３−１と２−２．・・・・・・が合成され
るようにする。勿論これは逆にして、１−１．２−１．
　・・・・・・をラインバッファへ送り、１−１と２−
２．２−１と３−２．・・・・・・が合成されるように
してもよい。

重ね合せ表示では２−１と１−２の如くずれることにな
るが、これを１−１と１−２の如くずれない状態にする
には、書込み時にずらしておく例えば２−１に１−１を
入れておけばよく、これはゲートＧ＋でＷＡを１／２ラ
インずらす（１０２４をプラスする）処理をすればよい
。

ラインバッファ２０はシフトレジスタにし、８ビツトず
つ読出されるデータを入力され、逐次シフトしてその出
力端からゲート１８へ送るようにすると、１ラインの半
分、本例では１０２４ビツトの＊’！；にでよい、ビデ
オ信号にするには並直列変換する必要があるが、これは
適当な所で行なえばよい。

例えばゲート１８の出側で行なってもよく、但しこの場
合はゲート１８は８素子必要、ラインバッファ２０も８
ビット並列型になる。

〔発明の効果〕

以上説明したように、本発明では倍容量メモリを有効利
用して、高品質テレビ、ローム表示、重ね合せ表示など
多機能化することができ、甚だ有用である。

【図面の簡単な説明】

第１図は本発明の原理図、 第２図は表示メモリの説明図、 第３図は重ね合せ表示の説明図、 第４図〜第６図は本発明の実施例を示すブロック図であ
る。

Claims (1)

1. 【特許請求の範囲】 表示メモリとＣＲＴディスプレイを備える表示装置にお
   いて、 倍容量にした該表示メモリ（１０）と、 該表示メモリの読出し出力を入力されるラインバッファ
   （２０）と、 該ラインバッファの出力と表示メモリの読出し出力を入
   力される論理ゲート（１８）と、 該表示メモリの半分より大きい領域よりデータを、読出
   し開始アドレスを変えながら読出してこれをスルー状態
   にした該論理ゲートに加えて取出してローム表示データ
   とさせ、また該表示メモリの半分の領域からデータを読
   出してこれを直接該論理ゲートの一方の入力端に加え、
   また該表示メモリの他方の半分の領域からデータを読出
   しこれを前記ラインバッファを通して該論理ゲートの他
   方の入力端に加えて、論理処理した出力を重ね合せ表示
   データとして出力させる制御手段を備えることを特徴と
   する表示装置。