JPS6331156A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS6331156A JPS6331156A JP61175057A JP17505786A JPS6331156A JP S6331156 A JPS6331156 A JP S6331156A JP 61175057 A JP61175057 A JP 61175057A JP 17505786 A JP17505786 A JP 17505786A JP S6331156 A JPS6331156 A JP S6331156A
- Authority
- JP
- Japan
- Prior art keywords
- polycrystalline silicon
- silicon film
- gate
- film
- emitter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/40—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00 with at least one component covered by groups H10D10/00 or H10D18/00, e.g. integration of IGFETs with BJTs
- H10D84/401—Combinations of FETs or IGBTs with BJTs
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置に関し、特に同一半導体基板上にバ
イポーラトランジスタと電界効果トランジスタとを混在
して形成した半導体装置に関する。
イポーラトランジスタと電界効果トランジスタとを混在
して形成した半導体装置に関する。
従来、絶縁ゲート型電界効果トランジスタ（以降ＭＯ３
ＦＥＴと称す）は、ゲートをアルミニウム層から多結晶
シリコ膜に変えることによって、ゲートに自己整合的に
ソース及びドレインの不純物拡散層を形成でき、その結
果高密度な半導体装置が可能になると共に内部素子の特
性の製造上のばらつきを抑えることが出来るようになっ
た。
ＦＥＴと称す）は、ゲートをアルミニウム層から多結晶
シリコ膜に変えることによって、ゲートに自己整合的に
ソース及びドレインの不純物拡散層を形成でき、その結
果高密度な半導体装置が可能になると共に内部素子の特
性の製造上のばらつきを抑えることが出来るようになっ
た。
一方、バイポーラトランジスタは、エミッタの不純物拡
散層の表面に直接アルミニウム層を堆積したエミッタ電
極の構造から、最近では、エミッタを形成する領域の表
面にイオン注入等により不純物を導入した多結晶シリコ
ン膜を形成し、これをエミッタの不純物拡散源として多
結晶シリコン膜の下に熱拡散によってエミッタの不純物
拡散層を形成し、更に多結晶シリコン膜の上に所定のパ
ターンでアルミニウム層を堆積してアルミニウム層のエ
ミッタ電極を形成している。このような構造では、 （ｉ）アルミニウムの電極とエミッタの不純物拡散層と
の間で、多結晶シリコン膜の電極を介在させているので
、アルミニウムと不純物拡散層のシリコンとの相互拡散
によるアロイスパイクを防止して信頼性が向上する。
散層の表面に直接アルミニウム層を堆積したエミッタ電
極の構造から、最近では、エミッタを形成する領域の表
面にイオン注入等により不純物を導入した多結晶シリコ
ン膜を形成し、これをエミッタの不純物拡散源として多
結晶シリコン膜の下に熱拡散によってエミッタの不純物
拡散層を形成し、更に多結晶シリコン膜の上に所定のパ
ターンでアルミニウム層を堆積してアルミニウム層のエ
ミッタ電極を形成している。このような構造では、 （ｉ）アルミニウムの電極とエミッタの不純物拡散層と
の間で、多結晶シリコン膜の電極を介在させているので
、アルミニウムと不純物拡散層のシリコンとの相互拡散
によるアロイスパイクを防止して信頼性が向上する。
（ｉｉ）エミッタの不純物拡散層を極めて薄く形成でき
るという利点がある。
るという利点がある。
そこで、バイポーラトランジスタとＭＯＳＦＥＴとが同
一の半導体基板に形成された半導体装置では、バイポー
ラトランジスタのエミッタ電極とＭＯＳＦＥＴのゲート
に多結晶シリコ膜を使うことによって、内部素子の高密
度化と半導体装置の高信頼度化が達成できる。
一の半導体基板に形成された半導体装置では、バイポー
ラトランジスタのエミッタ電極とＭＯＳＦＥＴのゲート
に多結晶シリコ膜を使うことによって、内部素子の高密
度化と半導体装置の高信頼度化が達成できる。
又、このような半導体装置は、従来、製造プロセスを簡
略化するために、同一の多結晶シリコン膜によってバイ
ポーラトランジスタのエミッタ電極及びＭＯＳＦＥＴの
ゲートを形成するので、両者が同じ膜厚となっていた。
略化するために、同一の多結晶シリコン膜によってバイ
ポーラトランジスタのエミッタ電極及びＭＯＳＦＥＴの
ゲートを形成するので、両者が同じ膜厚となっていた。
しかし、上述した従来の半導体装置では、ＭＯＳＦＥＴ
のソースとドレインとをゲートをマスクとしてイオン注
入によって自己整合的に形成するので、ゲートの多結晶
シリコン膜がマスクとしての役割りを果すためには最低
４０００人の膜厚が必要となり、従ってバイポーラトラ
ンジスタのエミッタ電極の多結晶シリコン膜の膜厚も最
低４０００人となってしまう。その結果、バイポーラト
ランジスタのエミッタ抵抗が大きくなると共にｈｒｅが
上がりにくいという欠点がある。
のソースとドレインとをゲートをマスクとしてイオン注
入によって自己整合的に形成するので、ゲートの多結晶
シリコン膜がマスクとしての役割りを果すためには最低
４０００人の膜厚が必要となり、従ってバイポーラトラ
ンジスタのエミッタ電極の多結晶シリコン膜の膜厚も最
低４０００人となってしまう。その結果、バイポーラト
ランジスタのエミッタ抵抗が大きくなると共にｈｒｅが
上がりにくいという欠点がある。
本発明の目的は、バイポーラトランジスタのエミッタ抵
抗の増大とｈｒｅの低下とを伴うことにし、バイポーラ
トランジスタとＭＯＳＦＥＴとを同一半導体基板上に混
在して形成した高密度・高信頼度の半導体装置を提供す
ることにある。
抗の増大とｈｒｅの低下とを伴うことにし、バイポーラ
トランジスタとＭＯＳＦＥＴとを同一半導体基板上に混
在して形成した高密度・高信頼度の半導体装置を提供す
ることにある。
本発明の半導体装置は、バイポーラトランジスタと電界
効果トランジスタとが同一半導体基板上に混在して形成
された半導体装置において、前記バイポーラトランジス
タのエミッタ電極の多結晶シリコン膜の膜厚が前記電界
効果トランジスタのゲートの多結晶シリコンよりも薄く
なっている。
効果トランジスタとが同一半導体基板上に混在して形成
された半導体装置において、前記バイポーラトランジス
タのエミッタ電極の多結晶シリコン膜の膜厚が前記電界
効果トランジスタのゲートの多結晶シリコンよりも薄く
なっている。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図（ａ）、（ｂ）は本発明の第１の実施例の製造方
法を説明するための工程順に示した半導体チップの断面
図である。この実施例の製造方法では、先ず、第１図（
ａ＞に示すように、素子分離用の酸化膜２によって絶縁
分離されたシリコン基板１の表面にそれぞれソース４．
ドレイン５゜ゲート酸化膜６”′及びゲート６によって
構成されるＭＯＳＦＥＴ及び酸化膜によって覆われたバ
イポーラトランジスタのベース７の不純物拡散の上にリ
ン珪酸ガラス（以降ＰＳＧと称す）膜３を３０００人形
成する。ここでＭＯＳＦＥＴのソース４及びドレイン５
は、４０００人の多結晶シリコン膜のゲート６をマスク
としてイオン注入によって形成されている。
法を説明するための工程順に示した半導体チップの断面
図である。この実施例の製造方法では、先ず、第１図（
ａ＞に示すように、素子分離用の酸化膜２によって絶縁
分離されたシリコン基板１の表面にそれぞれソース４．
ドレイン５゜ゲート酸化膜６”′及びゲート６によって
構成されるＭＯＳＦＥＴ及び酸化膜によって覆われたバ
イポーラトランジスタのベース７の不純物拡散の上にリ
ン珪酸ガラス（以降ＰＳＧと称す）膜３を３０００人形
成する。ここでＭＯＳＦＥＴのソース４及びドレイン５
は、４０００人の多結晶シリコン膜のゲート６をマスク
としてイオン注入によって形成されている。
次に、第１図（ｂ）に示すように、ベース７上の酸化膜
２とＰＳＧ膜３とにコンタクト用の窓を開孔し、半導体
チップ全面に多結晶シリコン膜を２５００人の膜厚で被
着し、更にイオン注入によって不純物を多結晶シリコン
膜に導入した後ホトリソグラフィ技術によって所定のパ
ターンにエツチングして多結晶シリコン膜のエミッタ電
極９を形成し続いて熱拡散によってエミッタ電極９の下
にエミッタ８の不純物拡散層を形成すると、本発明の第
１の実施例ができる。
２とＰＳＧ膜３とにコンタクト用の窓を開孔し、半導体
チップ全面に多結晶シリコン膜を２５００人の膜厚で被
着し、更にイオン注入によって不純物を多結晶シリコン
膜に導入した後ホトリソグラフィ技術によって所定のパ
ターンにエツチングして多結晶シリコン膜のエミッタ電
極９を形成し続いて熱拡散によってエミッタ電極９の下
にエミッタ８の不純物拡散層を形成すると、本発明の第
１の実施例ができる。
第２図（ａ）、（ｂ）は本発明の第２の実施例の製造方
法を説明するための工程順に示した半導体チップの断面
図である。
法を説明するための工程順に示した半導体チップの断面
図である。
この実施例は、先ず、第２図（ａ）に示すように、シリ
コン基板１上のゲート絶縁膜６パを覆うように多結晶シ
リコン６ａ′を所定のパターンで２０００人の膜厚で形
成し、不純物拡散層のベース７上の酸化膜２にコンタク
ト用の窓を開孔して半導体チップ全面に多結晶シリコン
膜６ｂ’を２５００人の膜厚で被着し、その上からイオ
ン注入によって不純物を導入し更に熱拡散によってエミ
ッタ８の不純物拡散層を形成する。
コン基板１上のゲート絶縁膜６パを覆うように多結晶シ
リコン６ａ′を所定のパターンで２０００人の膜厚で形
成し、不純物拡散層のベース７上の酸化膜２にコンタク
ト用の窓を開孔して半導体チップ全面に多結晶シリコン
膜６ｂ’を２５００人の膜厚で被着し、その上からイオ
ン注入によって不純物を導入し更に熱拡散によってエミ
ッタ８の不純物拡散層を形成する。
次に、第２図（ｂ）に示すように、ホトリソグラフィ技
術により、多結晶シリコン膜６ｂ′及び６ａ′を順次エ
ツチングして、膜厚４５００人のゲート６′及び膜厚２
５００人のエミッタ電極９′を形成することによって、
本発明の第２の実施例ができる。
術により、多結晶シリコン膜６ｂ′及び６ａ′を順次エ
ツチングして、膜厚４５００人のゲート６′及び膜厚２
５００人のエミッタ電極９′を形成することによって、
本発明の第２の実施例ができる。
以上説明したように本発明は、バイポーラトランジスタ
のエミッタ電極の多結晶シリコン膜の膜厚をＭＯＳＦＥ
Ｔのゲートの多結晶シリコン膜よりも薄く形成すること
により、エミッタ抵抗の増大とｈｆｅの低下とを防止し
て特性が良好で高密度・高信頼度の半導体装置が提供で
きるという効果がある。
のエミッタ電極の多結晶シリコン膜の膜厚をＭＯＳＦＥ
Ｔのゲートの多結晶シリコン膜よりも薄く形成すること
により、エミッタ抵抗の増大とｈｆｅの低下とを防止し
て特性が良好で高密度・高信頼度の半導体装置が提供で
きるという効果がある。
第１及び第２図（ａ）、（ｂ）はそれぞれ本発明の第１
及び第２の実施例の製造方法を説明するための工程順に
示した半導体チップの断面図である。 １・・・シリコン基板、２・・・酸化膜、３・・・ＰＳ
Ｇ膜、４・・・ソース、５・・・ドレイン、６．６′・
・・ゲート、６パ・・・ゲート酸化膜、６ａ’ 、６ｂ
′・・・多結晶シリコン膜、７・・・ベース、８・・・
エミッタ、９，９′・・・エミッタ電極。 （αジ 熟 Ｉ 凹 Ｃす （ｂ）
及び第２の実施例の製造方法を説明するための工程順に
示した半導体チップの断面図である。 １・・・シリコン基板、２・・・酸化膜、３・・・ＰＳ
Ｇ膜、４・・・ソース、５・・・ドレイン、６．６′・
・・ゲート、６パ・・・ゲート酸化膜、６ａ’ 、６ｂ
′・・・多結晶シリコン膜、７・・・ベース、８・・・
エミッタ、９，９′・・・エミッタ電極。 （αジ 熟 Ｉ 凹 Ｃす （ｂ）
Claims (1)
- バイポーラトランジスタと電界効果トランジスタとが
同一半導体基板上に混在して形成された半導体装置にお
いて、前記バイポーラトランジスタのエミッタ電極の多
結晶シリコン膜の膜厚が前記電界効果トランジスタのゲ
ートの多結晶シリコンよりも薄いことを特徴とする半導
体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61175057A JPS6331156A (ja) | 1986-07-24 | 1986-07-24 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61175057A JPS6331156A (ja) | 1986-07-24 | 1986-07-24 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6331156A true JPS6331156A (ja) | 1988-02-09 |
Family
ID=15989477
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61175057A Pending JPS6331156A (ja) | 1986-07-24 | 1986-07-24 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6331156A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6441441B1 (en) * | 1996-06-07 | 2002-08-27 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and method of manufacturing the same |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61110457A (ja) * | 1984-11-05 | 1986-05-28 | Nec Corp | 半導体装置 |
| JPS6292358A (ja) * | 1985-10-17 | 1987-04-27 | Nec Corp | 半導体装置 |
-
1986
- 1986-07-24 JP JP61175057A patent/JPS6331156A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61110457A (ja) * | 1984-11-05 | 1986-05-28 | Nec Corp | 半導体装置 |
| JPS6292358A (ja) * | 1985-10-17 | 1987-04-27 | Nec Corp | 半導体装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6441441B1 (en) * | 1996-06-07 | 2002-08-27 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and method of manufacturing the same |
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