JPH076079A - エラスティックメモリ回路 - Google Patents
エラスティックメモリ回路Info
- Publication number
- JPH076079A JPH076079A JP14724993A JP14724993A JPH076079A JP H076079 A JPH076079 A JP H076079A JP 14724993 A JP14724993 A JP 14724993A JP 14724993 A JP14724993 A JP 14724993A JP H076079 A JPH076079 A JP H076079A
- Authority
- JP
- Japan
- Prior art keywords
- address
- read
- write
- input
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Information Transfer Systems (AREA)
Abstract
(57)【要約】
【目的】 例えば、TDMA方式を用いた移動体通信システ
ムで使用するエラスティックメモリ回路に関し、読出し
データの欠落防止を図ることを目的とする。 【構成】 書込みアドレス発生手段２とメモリ手段１と
を有するエラスティックメモリ回路において、入力デー
タ中の同期信号を検出した時、同期検出信号を送出する
同期信号検出手段３と、入力した同期検出信号を、読出
しクロックを用いて入力時点から書込みアドレス数の(1
/2) だけ遅延した後、読出しロードタイミングとして送
出するロードタイミング発生手段４と、入力する書込み
アドレスのうち、読出しロードタイミングが印加した時
点の書込みアドレスに書込みアドレス数の(1/2) だけ加
算したアドレスを読出しアドレスとしてメモリ手段に送
出する読出しアドレス発生手段５とを設けるように構成
する。
ムで使用するエラスティックメモリ回路に関し、読出し
データの欠落防止を図ることを目的とする。 【構成】 書込みアドレス発生手段２とメモリ手段１と
を有するエラスティックメモリ回路において、入力デー
タ中の同期信号を検出した時、同期検出信号を送出する
同期信号検出手段３と、入力した同期検出信号を、読出
しクロックを用いて入力時点から書込みアドレス数の(1
/2) だけ遅延した後、読出しロードタイミングとして送
出するロードタイミング発生手段４と、入力する書込み
アドレスのうち、読出しロードタイミングが印加した時
点の書込みアドレスに書込みアドレス数の(1/2) だけ加
算したアドレスを読出しアドレスとしてメモリ手段に送
出する読出しアドレス発生手段５とを設けるように構成
する。
Description
【０００１】
【産業上の利用分野】本発明は、例えば、TDMA方式を用
いた通信システムで使用するエラスティックメモリ回路
に関するものである。
いた通信システムで使用するエラスティックメモリ回路
に関するものである。
【０００２】TDMA方式を用いた移動体通信システムの基
地局は、各移動局のデータを、順次、取り出してメモリ
に書き込んだ後、書き込んだデータを読み出して行く。
この時、各移動局のクロックは非同期になっているの
で、異なる移動局のデータを読み出す際に読出しデータ
が欠落しない様にすることが必要である。
地局は、各移動局のデータを、順次、取り出してメモリ
に書き込んだ後、書き込んだデータを読み出して行く。
この時、各移動局のクロックは非同期になっているの
で、異なる移動局のデータを読み出す際に読出しデータ
が欠落しない様にすることが必要である。
【０００３】
【従来の技術】図５は従来例の構成図である。図におい
て、書込みアドレス発生部分23は、例えば、８進カウン
タで構成され、書込みクロック（以下，W-CKと省略す
る) を用いて０番地〜７番地までの書込みアドレスを繰
り返し発生してメモリ11と位相比較部分61に送出してい
る。そこで、入力データは、W-CKを用いて、メモリ11内
の対応する書込みアドレスに順次、並列に書き込まれ
る。
て、書込みアドレス発生部分23は、例えば、８進カウン
タで構成され、書込みクロック（以下，W-CKと省略す
る) を用いて０番地〜７番地までの書込みアドレスを繰
り返し発生してメモリ11と位相比較部分61に送出してい
る。そこで、入力データは、W-CKを用いて、メモリ11内
の対応する書込みアドレスに順次、並列に書き込まれ
る。
【０００４】また、読出しアドレス発生部分53も、０番
地〜７番地までの読出しアドレスを繰り返し発生してマ
ルチプレクサ12と位相比較部分61に送出するので、マル
チプレクサ12は読出しアドレス０番地から７番地までの
書込みデータを順次、読み出し、直列データとして取り
出す。
地〜７番地までの読出しアドレスを繰り返し発生してマ
ルチプレクサ12と位相比較部分61に送出するので、マル
チプレクサ12は読出しアドレス０番地から７番地までの
書込みデータを順次、読み出し、直列データとして取り
出す。
【０００５】さて、位相比較部分61は、同一番地の書込
みアドレスと読出しアドレスの位相を比較して対応する
位相差信号を位相同期部分62に加えるので、位相同期部
分62は位相差が180 度になる様に位相を制御したR-CKを
必要な部分に送出する。
みアドレスと読出しアドレスの位相を比較して対応する
位相差信号を位相同期部分62に加えるので、位相同期部
分62は位相差が180 度になる様に位相を制御したR-CKを
必要な部分に送出する。
【０００６】これにより、例えば、０番地の読出しアド
レスは、隣接する０番地の書込みアドレスの丁度、真中
のタイミング( 書込みアドレス「3 」のタイミング) で
送出することになる。他の番地のアドレスも同様であ
る。なお、位相同期部分62は、例えば、図示しない演算
増幅器で構成した低域通過フイルタや電圧制御発振器な
どで構成されている。
レスは、隣接する０番地の書込みアドレスの丁度、真中
のタイミング( 書込みアドレス「3 」のタイミング) で
送出することになる。他の番地のアドレスも同様であ
る。なお、位相同期部分62は、例えば、図示しない演算
増幅器で構成した低域通過フイルタや電圧制御発振器な
どで構成されている。
【０００７】
【発明が解決しようとする課題】上記の様に、位相同期
部分は演算増幅器を使用した低域通過フイルタや電圧制
御発振器などで構成されているが、これらは電圧変動や
周囲温度変動によって特性が変化する。
部分は演算増幅器を使用した低域通過フイルタや電圧制
御発振器などで構成されているが、これらは電圧変動や
周囲温度変動によって特性が変化する。
【０００８】また、TDMA方式を用いた移動体通信システ
ムの基地局では、取り出した各移動局のデータを、それ
ぞれのデータから抽出したクロックを用いてメモリに書
き込むが、各移動局のクロックは非同期になっているの
で、W-CKの間隔は異なっている。
ムの基地局では、取り出した各移動局のデータを、それ
ぞれのデータから抽出したクロックを用いてメモリに書
き込むが、各移動局のクロックは非同期になっているの
で、W-CKの間隔は異なっている。
【０００９】この為、基地局の位相同期部分は移動局の
データを切り替えた時、直ちに切替先移動局のクロック
に同期しなければならないが、位相同期部分は時定数の
大きな部分( 例えば、低域通過フイルタ) があるので、
クロック同期に時間がかかり、切替先移動局のデータを
読み出す際に一部が欠落する可能性がある。
データを切り替えた時、直ちに切替先移動局のクロック
に同期しなければならないが、位相同期部分は時定数の
大きな部分( 例えば、低域通過フイルタ) があるので、
クロック同期に時間がかかり、切替先移動局のデータを
読み出す際に一部が欠落する可能性がある。
【００１０】この時、位相同期部分の特性が環境条件の
変化によって変動すると、読出しデータの欠落の可能性
がより高くなると云う問題がある。本発明は読出しデー
タの欠落防止を図ることを目的とする。
変化によって変動すると、読出しデータの欠落の可能性
がより高くなると云う問題がある。本発明は読出しデー
タの欠落防止を図ることを目的とする。
【００１１】
【課題を解決するための手段】図１は第１の本発明の原
理構成図である。図中、１は印加した書込みアドレス
に、同期信号を含む入力データが書き込まれ、印加した
読出しアドレスからデータが読み出されるメモリ手段、
２は書込みアドレスを発生する書込みアドレス発生手
段、３は入力データ中の同期信号を検出した時、同期検
出信号を送出する同期信号検出手段である。
理構成図である。図中、１は印加した書込みアドレス
に、同期信号を含む入力データが書き込まれ、印加した
読出しアドレスからデータが読み出されるメモリ手段、
２は書込みアドレスを発生する書込みアドレス発生手
段、３は入力データ中の同期信号を検出した時、同期検
出信号を送出する同期信号検出手段である。
【００１２】４は入力した該同期検出信号を、読出しク
ロックを用いて入力時点から書込みアドレス数の（１／
２）だけ遅延した後、読出しロードタイミングとして送
出するロードタイミング発生手段、５は入力する該書込
みアドレスのうち、該読出しロードタイミングが印加し
た時点の書込みアドレスに書込みアドレス数の（１／
２）だけ加算したアドレスを読出しアドレスとして該メ
モリ手段に送出する読出しアドレス発生手段である。
ロックを用いて入力時点から書込みアドレス数の（１／
２）だけ遅延した後、読出しロードタイミングとして送
出するロードタイミング発生手段、５は入力する該書込
みアドレスのうち、該読出しロードタイミングが印加し
た時点の書込みアドレスに書込みアドレス数の（１／
２）だけ加算したアドレスを読出しアドレスとして該メ
モリ手段に送出する読出しアドレス発生手段である。
【００１３】また、22は入力する該読出しアドレスのう
ち、該書込みロードタイミングが印加した時点の読出し
アドレスに該読出しアドレス数の（１／２）だけ加算し
たアドレスを書込みアドレスとして該メモリ手段に送出
する書込みアドレス発生手段、32は入力した該同期検出
信号を、書込みクロックを用いて入力時点から読出しア
ドレス数の（１／２）だけ遅延した後、書込みロードタ
イミングとして送出するロードタイミング発生手段、42
は読出しデータ中の同期信号を検出した時、同期検出信
号を送出する同期信号検出手段である。
ち、該書込みロードタイミングが印加した時点の読出し
アドレスに該読出しアドレス数の（１／２）だけ加算し
たアドレスを書込みアドレスとして該メモリ手段に送出
する書込みアドレス発生手段、32は入力した該同期検出
信号を、書込みクロックを用いて入力時点から読出しア
ドレス数の（１／２）だけ遅延した後、書込みロードタ
イミングとして送出するロードタイミング発生手段、42
は読出しデータ中の同期信号を検出した時、同期検出信
号を送出する同期信号検出手段である。
【００１４】そして、第１の本発明は書込みアドレスの
先頭値と最終値のほぼ中央のアドレスを読出し開始アド
レスとし、このアドレスから書き込まれたデータの読出
しを開始する様にした。また、第２の本発明は第１の本
発明と異なり、読出しアドレスを利用して書込みを開始
するアドレスを制御する様にした。
先頭値と最終値のほぼ中央のアドレスを読出し開始アド
レスとし、このアドレスから書き込まれたデータの読出
しを開始する様にした。また、第２の本発明は第１の本
発明と異なり、読出しアドレスを利用して書込みを開始
するアドレスを制御する様にした。
【００１５】
【作用】第１の本発明は、例えば、同期信号とデータ部
分を含む８ビットのデータが入力した時、図１の書込み
アドレス発生手段２から送出される書込みアドレスを用
いて、メモリ手段１のアドレス０番地から７番地までに
順次、書き込まれるが、この書込みアドレスは読出しア
ドレス発生手段５にも加えられる。
分を含む８ビットのデータが入力した時、図１の書込み
アドレス発生手段２から送出される書込みアドレスを用
いて、メモリ手段１のアドレス０番地から７番地までに
順次、書き込まれるが、この書込みアドレスは読出しア
ドレス発生手段５にも加えられる。
【００１６】また、同期信号検出手段３は、入力データ
中の同期信号を検出して同期検出信号をロードタイミン
グ発生手段４に送出する。ロードタイミング発生手段
は、読出しクロックを用いて、同期検出信号を、入力時
点から「４」書込みアドレスだけ遅延した後、読出しロ
ードタイミングとして読出しアドレス発生手段５に送出
する。
中の同期信号を検出して同期検出信号をロードタイミン
グ発生手段４に送出する。ロードタイミング発生手段
は、読出しクロックを用いて、同期検出信号を、入力時
点から「４」書込みアドレスだけ遅延した後、読出しロ
ードタイミングとして読出しアドレス発生手段５に送出
する。
【００１７】そこで、読出しアドレス発生手段は、読出
しロードタイミングが印加した時点の書込みアドレスに
４アドレスを加算したアドレスを、読出し開始アドレス
としてメモリ手段に送出する。これにより、書込みアド
レス０番地の時、読出しアドレスは４番地となって、書
込み開始と読出し開始の位相が180 度ずれるので、書込
みしていないデータを読み出す可能性はなくなり読出し
データの欠落はなくなる。
しロードタイミングが印加した時点の書込みアドレスに
４アドレスを加算したアドレスを、読出し開始アドレス
としてメモリ手段に送出する。これにより、書込みアド
レス０番地の時、読出しアドレスは４番地となって、書
込み開始と読出し開始の位相が180 度ずれるので、書込
みしていないデータを読み出す可能性はなくなり読出し
データの欠落はなくなる。
【００１８】第２の本発明は第１の本発明と異なり、書
込み側の機能と読出し側の機能を交換したもので、効果
は上記と同じである。
込み側の機能と読出し側の機能を交換したもので、効果
は上記と同じである。
【００１９】
【実施例】図２は第１の本発明の実施例の説明図で、
(a) は構成図で、(b) はTDMA信号説明図である。また、
図３は図２の動作説明図、図４は第２の本発明の実施例
の構成図である。
(a) は構成図で、(b) はTDMA信号説明図である。また、
図３は図２の動作説明図、図４は第２の本発明の実施例
の構成図である。
【００２０】なお、図３中の左側の符号は図２の同じ符
号部分の動作説明図である。また、全図を通じて同一符
号は同一対称物を示す。以下、書込み／読出しアドレス
発生部分は８進カウンタで構成されており、０番地〜７
番地の８アドレスを送出するとして、図の動作を説明す
る。
号部分の動作説明図である。また、全図を通じて同一符
号は同一対称物を示す。以下、書込み／読出しアドレス
発生部分は８進カウンタで構成されており、０番地〜７
番地の８アドレスを送出するとして、図の動作を説明す
る。
【００２１】先ず、TDMA方式を用いた移動体通信システ
ムでは、図２(b) に示す様に、各移動局からのバースト
信号が重複しない様にガードタイムビット(GB)をバース
ト信号列の前後に設けてある。本発明ではユニークワー
ド(UW)を用いて同期確立を図ることにより、このガード
タイムビットの最終位置（UWの先頭位置) を求めるが、
この位置を書込みアドレス( 以下、W アドレスと省略す
る) の先頭にする。そして、読出しアドレス発生回路(
以下、R アドレス発生回路と省略する) が発生するアド
レスは（W アドレス＋４アドレス）に設定することによ
り、ガードタイムビット(GB)はメモリに書き込まれない
が、このビットは無効データであるので、通常、以下の
信号処理は行われない。
ムでは、図２(b) に示す様に、各移動局からのバースト
信号が重複しない様にガードタイムビット(GB)をバース
ト信号列の前後に設けてある。本発明ではユニークワー
ド(UW)を用いて同期確立を図ることにより、このガード
タイムビットの最終位置（UWの先頭位置) を求めるが、
この位置を書込みアドレス( 以下、W アドレスと省略す
る) の先頭にする。そして、読出しアドレス発生回路(
以下、R アドレス発生回路と省略する) が発生するアド
レスは（W アドレス＋４アドレス）に設定することによ
り、ガードタイムビット(GB)はメモリに書き込まれない
が、このビットは無効データであるので、通常、以下の
信号処理は行われない。
【００２２】さて、図２(a) のW アドレス発生部分21
は、上記と同様に、８進カウンタで構成されており、書
込みクロック( 以下、W-CKと省略する) を用いてW アド
レスを発生し、メモリ11とR アドレス発生部分51に送出
している。そこで、入力データA, B, C ・・・がメモリ
11内のW アドレス０番地から７番地までの領域に順番
に、並列に書き込まれる( 図３- , 参照) 。
は、上記と同様に、８進カウンタで構成されており、書
込みクロック( 以下、W-CKと省略する) を用いてW アド
レスを発生し、メモリ11とR アドレス発生部分51に送出
している。そこで、入力データA, B, C ・・・がメモリ
11内のW アドレス０番地から７番地までの領域に順番
に、並列に書き込まれる( 図３- , 参照) 。
【００２３】また、同期信号検出部分31は、入力データ
中の同期信号(UW)を検出した時に同期検出信号S1をロー
ドタイミング発生部分41に送出する。ロードタイミング
発生部分41は、入力した同期検出信号を読出しクロック
( 以下、R-CKと省略する) で取り込み、３ビット遅延部
分（図示せず）を通過させた後、読出しロードタイミン
グL1としてR アドレス発生部分51に送出する（図３-
, 参照) 。
中の同期信号(UW)を検出した時に同期検出信号S1をロー
ドタイミング発生部分41に送出する。ロードタイミング
発生部分41は、入力した同期検出信号を読出しクロック
( 以下、R-CKと省略する) で取り込み、３ビット遅延部
分（図示せず）を通過させた後、読出しロードタイミン
グL1としてR アドレス発生部分51に送出する（図３-
, 参照) 。
【００２４】ここで、本来、W アドレス発生部分21とR
アドレス発生部分51の動作時の位相は180 度ずれている
のが望ましいが( 発生するW アドレスが０の時はR アド
レスは４）、図３中の時刻t0ではW アドレス発生部分21
で発生したW アドレスが０の時にR アドレス発生部分51
で発生したR アドレスは５となっており、望ましい位相
と１ビットシフトしている。
アドレス発生部分51の動作時の位相は180 度ずれている
のが望ましいが( 発生するW アドレスが０の時はR アド
レスは４）、図３中の時刻t0ではW アドレス発生部分21
で発生したW アドレスが０の時にR アドレス発生部分51
で発生したR アドレスは５となっており、望ましい位相
と１ビットシフトしている。
【００２５】そこで、同期検出信号送出後、４ビット目
( 図３- からW アドレスは「６」になっている）が読
み出すべきデータの先頭ビットにするには、このタイミ
ングのR アドレスを望ましい値である「２」に設定しな
ければならない。
( 図３- からW アドレスは「６」になっている）が読
み出すべきデータの先頭ビットにするには、このタイミ
ングのR アドレスを望ましい値である「２」に設定しな
ければならない。
【００２６】この為、アドレス数が８だから、３ビット
遅延したR ロードタイミングをR アドレス発生部分に送
出して動作を１ビット停止させれば、図３の時刻t1に示
す様に、R アドレス発生部分からのR アドレス「２」が
重複するので、データ「C 」も２回読み出される。
遅延したR ロードタイミングをR アドレス発生部分に送
出して動作を１ビット停止させれば、図３の時刻t1に示
す様に、R アドレス発生部分からのR アドレス「２」が
重複するので、データ「C 」も２回読み出される。
【００２７】即ち、R アドレス発生部分51は、読出しロ
ードタイミングが印加した時に入力したW アドレス
「６」に「４」を加算してR アドレス「２」をマルチプ
レクサ12に送出する。マルチプレクサ12はR アドレス
「２」のデータC を取り出して読出しデータとして送出
する（図３- , 参照) 。
ードタイミングが印加した時に入力したW アドレス
「６」に「４」を加算してR アドレス「２」をマルチプ
レクサ12に送出する。マルチプレクサ12はR アドレス
「２」のデータC を取り出して読出しデータとして送出
する（図３- , 参照) 。
【００２８】そして、次の同期検出信号S2が入力した時
点から４ビット後には( 図３の時刻t2) 、R アドレス発
生部分51は望ましいR アドレス「１」を発生する。この
場合、W アドレス発生部分とR アドレス発生部分の動作
時の位相は正しく180 度ずれているので、外見上はR ア
ドレス発生部がR アドレスの再設定を行わない様に見え
るが、実際は行っている。なお、時刻t2では読み出した
データの欠落, 重複はない。
点から４ビット後には( 図３の時刻t2) 、R アドレス発
生部分51は望ましいR アドレス「１」を発生する。この
場合、W アドレス発生部分とR アドレス発生部分の動作
時の位相は正しく180 度ずれているので、外見上はR ア
ドレス発生部がR アドレスの再設定を行わない様に見え
るが、実際は行っている。なお、時刻t2では読み出した
データの欠落, 重複はない。
【００２９】次に、図４に示す構成は、図２(a) に示す
構成を逆にしたものである。即ち、メモリ11に書き込ま
れた同期信号を含む入力デースタをR アドレス発生部分
52で発生したR アドレスを用いて読み出すが、同期信号
検出部分42は読み出したデータ中の同期信号を検出した
時、同期検出信号をロードタイミング発生部分32に送出
する。そこで、ロードタイミング発生部分は上記と同様
に、書込みロードタイミングをW アドレス発生部分22に
送出するので、この発生部分22はR アドレスと書込みロ
ードタイミングとを用いてW ビットが欠落しない様なア
ドレスを決め、このアドレスをW アドレスとしてメモリ
11に送出する。
構成を逆にしたものである。即ち、メモリ11に書き込ま
れた同期信号を含む入力デースタをR アドレス発生部分
52で発生したR アドレスを用いて読み出すが、同期信号
検出部分42は読み出したデータ中の同期信号を検出した
時、同期検出信号をロードタイミング発生部分32に送出
する。そこで、ロードタイミング発生部分は上記と同様
に、書込みロードタイミングをW アドレス発生部分22に
送出するので、この発生部分22はR アドレスと書込みロ
ードタイミングとを用いてW ビットが欠落しない様なア
ドレスを決め、このアドレスをW アドレスとしてメモリ
11に送出する。
【００３０】
【発明の効果】以上詳細に説明した様に本発明によれ
ば、読出しデータの欠落防止が図られると云う効果があ
る。
ば、読出しデータの欠落防止が図られると云う効果があ
る。
【図１】第１の本発明の原理構成図である。
【図２】第１の本発明の実施例の説明図で、(a) は構成
図で、(b) はTDMA信号説明図である。
図で、(b) はTDMA信号説明図である。
【図３】図２の動作説明図である。
【図４】第２の本発明の実施例の構成図である。
【図５】従来例の構成図である。
１ メモリ手段 ２ 書込みア
ドレス発生手段 ３ 同期信号検出手段 ４ ロードタ
イミング発生手段 ５ 読出しアドレス発生手段
ドレス発生手段 ３ 同期信号検出手段 ４ ロードタ
イミング発生手段 ５ 読出しアドレス発生手段
Claims (2)
- 【請求項１】 書込みアドレスを発生する書込みアドレ
ス発生手段(2) と、印加した書込みアドレスに、同期信
号を含む入力データが書き込まれ、印加した読出しアド
レスからデータが読み出されるメモリ手段(1) とを有す
るエラスティックメモリ回路において、 該入力データ中の同期信号を検出した時、同期検出信号
を送出する同期信号検出手段(3) と、入力した該同期検
出信号を、読出しクロックを用いて、入力時点から書込
みアドレス数の（１／２）だけ遅延した後、読出しロー
ドタイミングとして送出するロードタイミング発生手段
(4) と、 入力する該書込みアドレスのうち、該読出しロードタイ
ミングが印加した時点の書込みアドレスに書込みアドレ
ス数の（１／２）だけ加算したアドレスを読出しアドレ
スとして該メモリ手段に送出する読出しアドレス発生手
段(5) とを設けたことを特徴とするエラスティックメモ
リ回路。 - 【請求項２】上記エラスティックメモリ回路において、 読出しデータ中の同期信号を検出した時、同期検出信号
を送出する同期信号検出手段(42)と、入力した該同期検
出信号を、書込みクロックを用いて入力時点から読出し
アドレス数の（１／２）だけ遅延した後、書込みロード
タイミングとして送出するロードタイミング発生手段(3
2)と、 入力する該読出しアドレスのうち、該書込みロードタイ
ミングが印加した時点の読出しアドレスに該読出しアド
レス数の（１／２）だけ加算したアドレスを書込みアド
レスとして該メモリ手段に送出する書込みアドレス発生
手段(22)とを設けたことを特徴とするエラスティックメ
モリ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14724993A JPH076079A (ja) | 1993-06-18 | 1993-06-18 | エラスティックメモリ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14724993A JPH076079A (ja) | 1993-06-18 | 1993-06-18 | エラスティックメモリ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH076079A true JPH076079A (ja) | 1995-01-10 |
Family
ID=15425963
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14724993A Withdrawn JPH076079A (ja) | 1993-06-18 | 1993-06-18 | エラスティックメモリ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH076079A (ja) |
-
1993
- 1993-06-18 JP JP14724993A patent/JPH076079A/ja not_active Withdrawn
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2566459B2 (ja) | エラスティックバッファ回路 | |
| US5321727A (en) | Signal phasing arrangement in a system for doubling the digital channel | |
| JPH076079A (ja) | エラスティックメモリ回路 | |
| US5459764A (en) | Clock synchronization system | |
| JP2594742B2 (ja) | クロック乗せ換え回路 | |
| JPH05327670A (ja) | 切替型スペースダイバーシティディジタル無線通信の伝搬時間差補正回路 | |
| JP2713009B2 (ja) | 遅延時間差吸収装置 | |
| JPH04246939A (ja) | スタッフジッタ抑圧回路 | |
| JP3388335B2 (ja) | マルチフレーム位相合わせ回路 | |
| JP2556169B2 (ja) | クロック切替回路 | |
| KR970004890B1 (ko) | 전전자 교환기의 광데이타 링크 수신 장치에서의 슬립 방지 회로 | |
| JP2856470B2 (ja) | ２重化構成切り替え方式 | |
| JP3097737B2 (ja) | バーストクロック対応メモリ回路 | |
| JPS6331244A (ja) | ル−プ伝送装置 | |
| JP2963821B2 (ja) | ビットバッファ回路 | |
| JP2672737B2 (ja) | マルチフレーム同期回路の制御方法 | |
| JPS60254938A (ja) | 位相整列回路 | |
| JPH0470016A (ja) | 非同期系のタイミング回路 | |
| JPS60254939A (ja) | 位相整列回路 | |
| JPH10145344A (ja) | ビット位相同期回路 | |
| JPH08181676A (ja) | フレームアライナ回路 | |
| JPS597251B2 (ja) | デ−タ列処理装置 | |
| JPH08256133A (ja) | エラスティックストアメモリのスリップ制御回路 | |
| JPS62279748A (ja) | ビツトバツフア回路 | |
| JPH071884B2 (ja) | スタツフ同期方式 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000905 |