JPS63316468A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS63316468A JPS63316468A JP15225387A JP15225387A JPS63316468A JP S63316468 A JPS63316468 A JP S63316468A JP 15225387 A JP15225387 A JP 15225387A JP 15225387 A JP15225387 A JP 15225387A JP S63316468 A JPS63316468 A JP S63316468A
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- JP
- Japan
- Prior art keywords
- layer
- collector
- conductivity type
- emitter
- transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
Ｃ産業上の利用分野〕
本発明は、一導電形の半導体基板上に相補型ＭＯＳ電界
効果トランジスタ （以下ＦＥＴと記す）と共に一導電
形のエミッタおよびコレクタを備えた縦型バイポーラト
ランジスタを有する半導体装置に関する。
効果トランジスタ （以下ＦＥＴと記す）と共に一導電
形のエミッタおよびコレクタを備えた縦型バイポーラト
ランジスタを有する半導体装置に関する。
一つの半導体基板上にバイポーラＮＰＮ ）ランジスタ
およびＰＮＰ ）ランジスタと、ＣＭＯＳＦＥＴを共存
させる場合、従来は第２図に示すように、ｐ型Ｓｉ基板
ｌ上のＮＰＮ ）ランジスタの設けられる領域の表面に
ｎ°埋込層２を設けたのち、ｎ型エピタキシャルＮ３を
成長させる （図ａ）ａ次いでエピタキシャルＮ３の表
面よりｐ型基板１に到達するＰアイソレーシッン拡散層
４により、ＮＰＮ）ランジスタ、ＰＮＰ）ランジスタお
よびＣＭ ＯＳ ｔｌ域に分離し、ＣＭＯＳ部において
はイオン打込等によりＮチャネルＦ Ｅ Ｔ ｉＪｉ域
にｐウェル層５を設け、ＰチャネルＦ Ｅ Ｔ ”ｐＪ
Ｉ域にｎウェル層６を形成する （図ｂ）０次に、バイ
ポーラ部においては、ＮＰＮトランジスタのベース層７
１とＰＮＰトランジスタのエミツタ層７２をｐ型拡散で
、Ｎ ＰＮトランジスタのエミツタ層８１およびコレク
タ層８２とＰＮＰ トランジスタのベース層８３をｎ型
拡散で形成する一方、ＣＭＯＳ部においては、ｐウェル
Ｎ５の開城中にｎ″Ｓ／Ｄ層８４．層中４ルＮ６の領域
中にｐ″Ｓ／ＤＳ／Ｄ層９ （図ｃＬさらに、酸化膜１
０の所望の部分を窓明けし、その窓明は部に接触電極１
１、酸化膜ｌｌ上にゲート電極１２を設けることにより
、図ａのように半導体基板ｌ上にＮＰＮバイポーラトラ
ンジスタ２１．ＰＮＰＮトランジスタ２２チャネルＦＥ
Ｔ２３．ＮチャネルＦＥＴ２４を有するバイポーラ・Ｃ
ＭＯＳ半導体装置が構成される。
およびＰＮＰ ）ランジスタと、ＣＭＯＳＦＥＴを共存
させる場合、従来は第２図に示すように、ｐ型Ｓｉ基板
ｌ上のＮＰＮ ）ランジスタの設けられる領域の表面に
ｎ°埋込層２を設けたのち、ｎ型エピタキシャルＮ３を
成長させる （図ａ）ａ次いでエピタキシャルＮ３の表
面よりｐ型基板１に到達するＰアイソレーシッン拡散層
４により、ＮＰＮ）ランジスタ、ＰＮＰ）ランジスタお
よびＣＭ ＯＳ ｔｌ域に分離し、ＣＭＯＳ部において
はイオン打込等によりＮチャネルＦ Ｅ Ｔ ｉＪｉ域
にｐウェル層５を設け、ＰチャネルＦ Ｅ Ｔ ”ｐＪ
Ｉ域にｎウェル層６を形成する （図ｂ）０次に、バイ
ポーラ部においては、ＮＰＮトランジスタのベース層７
１とＰＮＰトランジスタのエミツタ層７２をｐ型拡散で
、Ｎ ＰＮトランジスタのエミツタ層８１およびコレク
タ層８２とＰＮＰ トランジスタのベース層８３をｎ型
拡散で形成する一方、ＣＭＯＳ部においては、ｐウェル
Ｎ５の開城中にｎ″Ｓ／Ｄ層８４．層中４ルＮ６の領域
中にｐ″Ｓ／ＤＳ／Ｄ層９ （図ｃＬさらに、酸化膜１
０の所望の部分を窓明けし、その窓明は部に接触電極１
１、酸化膜ｌｌ上にゲート電極１２を設けることにより
、図ａのように半導体基板ｌ上にＮＰＮバイポーラトラ
ンジスタ２１．ＰＮＰＮトランジスタ２２チャネルＦＥ
Ｔ２３．ＮチャネルＦＥＴ２４を有するバイポーラ・Ｃ
ＭＯＳ半導体装置が構成される。
（発明が解決しようとする問題点〕
しかしながら、このような半導体装置のＰＮＰトランジ
スタは、ｐ型拡散層７２をエミッタ、ｎ型エピタキシャ
ル層３をベース、ｐ型基板１自体をコレクタとし、コレ
クタ層がＰ型アイソレーシッン層４と共ｉｌｌにグラン
ド （大地電位）となるため、回路設計の上で使用範囲
に制約があった。ＰＮＰトランジスタのコレクタを大地
電位に落とせない回路では、横型ＰＮＰ ）ランジスタ
を用いなければならず、電力増幅率ｈＦＥを高くできな
いという欠点があった。
スタは、ｐ型拡散層７２をエミッタ、ｎ型エピタキシャ
ル層３をベース、ｐ型基板１自体をコレクタとし、コレ
クタ層がＰ型アイソレーシッン層４と共ｉｌｌにグラン
ド （大地電位）となるため、回路設計の上で使用範囲
に制約があった。ＰＮＰトランジスタのコレクタを大地
電位に落とせない回路では、横型ＰＮＰ ）ランジスタ
を用いなければならず、電力増幅率ｈＦＥを高くできな
いという欠点があった。
本発明の目的は、一導電形の半導体基板上にＭＯＳＦＥ
Ｔと共に形成され、一導電形のエミッタおよびコレクタ
を有する縦型バイポーラトランジスタのコレクタが基板
より分離されており、しかも基板自体が縦型バイポーラ
トランジスタであった従来のものに対して工程数を増す
ことなく製造できる半導体装置を提供することにある。
Ｔと共に形成され、一導電形のエミッタおよびコレクタ
を有する縦型バイポーラトランジスタのコレクタが基板
より分離されており、しかも基板自体が縦型バイポーラ
トランジスタであった従来のものに対して工程数を増す
ことなく製造できる半導体装置を提供することにある。
上述の目的を達成するために、本発明は縦型バイポーラ
トランジスタが一導電形の半導体基板上に積層された他
導電形の層の中に形成され、チャネルが他導電形のＭＯ
ＳＦＥＴのための一導電形のウェル層と同じ深さの一導
電形の層をコレクク頌域とし、そのコレクタ領域中に形
成され、チャネルが一導電形のＭＯＳ Ｆ ＥＴのため
の他導電形のウェル層と同じ深さの他導電形の層をベー
ス領域とし、そのベース領域中に形成され、ＭＯＳＦＥ
Ｔの一導電形のソース・ドレイン領域と同じ深さの一導
電形の層をエミッタ領域とするものとされる。
トランジスタが一導電形の半導体基板上に積層された他
導電形の層の中に形成され、チャネルが他導電形のＭＯ
ＳＦＥＴのための一導電形のウェル層と同じ深さの一導
電形の層をコレクク頌域とし、そのコレクタ領域中に形
成され、チャネルが一導電形のＭＯＳ Ｆ ＥＴのため
の他導電形のウェル層と同じ深さの他導電形の層をベー
ス領域とし、そのベース領域中に形成され、ＭＯＳＦＥ
Ｔの一導電形のソース・ドレイン領域と同じ深さの一導
電形の層をエミッタ領域とするものとされる。
以上のような構成の半導体装置では、縦型バイポーラト
ランジスタの−Ｒ電形のコレクタと、一導電形の半導体
基板あるいは表面からその基板に達する一導電形の分離
層との間に、基板上に積層された他導電形の層の残され
た領域が介在するため、基板と同一電位に落とされるこ
とがない、そしてこの縦型トランジスタの各領域はＣＭ
ＯＳの各ＦＥＴのためのウェル層およびソース・ドレイ
ン領域と同一工程で形成できるため、工程数を増加する
必要もない。
ランジスタの−Ｒ電形のコレクタと、一導電形の半導体
基板あるいは表面からその基板に達する一導電形の分離
層との間に、基板上に積層された他導電形の層の残され
た領域が介在するため、基板と同一電位に落とされるこ
とがない、そしてこの縦型トランジスタの各領域はＣＭ
ＯＳの各ＦＥＴのためのウェル層およびソース・ドレイ
ン領域と同一工程で形成できるため、工程数を増加する
必要もない。
第１図（４）〜ｌｄｌは本発明の一実施例の工程図で、
第２図と共通の部分には同一の符号が付されている。
第２図と共通の部分には同一の符号が付されている。
先ず、ｐ型Ｓｉ半導体基板ｌの上のＮＰＮ ）ランジス
タおよびＰ Ｎ Ｐ トランジスタの形成領域の表面に
ｎ“埋込層２を設けた後、ｎ型エピタキシャル層３を成
長させる （図ａ）０次に、ｐ型拡敞層４により、ＮＰ
Ｎ ）ランジスタ、ＰＮｊ）ランジスタおよびＣＭ Ｏ
Ｓ Ｆ Ｅ Ｔ ６Ｎ域に分離し、ＮチャネルＦＥＴ部
とＰＮＰ）ランジスタ部内にｐ型不純物をイオン打込等
により、ｐウェル層５とコレクタ層５１を同一工程で形
成し、次いでそのコレクタ層５１の中とＰチャネルＦＥ
Ｔ部にｎ型不純物により、ベース層６１とｎウェル層６
を同一工程で形成する （図ｂ）、第２図（Ｃ１では、
ＮＰＮ ）ランジスタのベース層７１を形成後、０Ｍ０
５部においてＰチャネルＦＥＴのｐ’ｓ／Ｄ拡散層９と
ＮチャネルＦＥＴのｎ’ｓ／Ｄ拡散層８４を設ける一方
、バイポーラ部において、ＰＮＰ ）ランジスタのベー
ス層６１中にエミツタ層９１を前記ｐ″Ｓ／ＤＳ／Ｄ拡
散同一工程で、ＮＰＮ）ランジスタのベース層７１中に
エミッタ層８１．コレクタ層８２を前記ｎ″Ｓ／Ｄ拡散
層８４を同一工程で形成する。最後に、酸化膜１０の所
望の個所を窓明けし、窓明は部に接触電極１１．酸化膜
１０上にゲート電極１２を設けることにより、第１図（
ｄｌの示すようなバイポーラ・ＣＭＯＳ半導体装置が構
成された。
タおよびＰ Ｎ Ｐ トランジスタの形成領域の表面に
ｎ“埋込層２を設けた後、ｎ型エピタキシャル層３を成
長させる （図ａ）０次に、ｐ型拡敞層４により、ＮＰ
Ｎ ）ランジスタ、ＰＮｊ）ランジスタおよびＣＭ Ｏ
Ｓ Ｆ Ｅ Ｔ ６Ｎ域に分離し、ＮチャネルＦＥＴ部
とＰＮＰ）ランジスタ部内にｐ型不純物をイオン打込等
により、ｐウェル層５とコレクタ層５１を同一工程で形
成し、次いでそのコレクタ層５１の中とＰチャネルＦＥ
Ｔ部にｎ型不純物により、ベース層６１とｎウェル層６
を同一工程で形成する （図ｂ）、第２図（Ｃ１では、
ＮＰＮ ）ランジスタのベース層７１を形成後、０Ｍ０
５部においてＰチャネルＦＥＴのｐ’ｓ／Ｄ拡散層９と
ＮチャネルＦＥＴのｎ’ｓ／Ｄ拡散層８４を設ける一方
、バイポーラ部において、ＰＮＰ ）ランジスタのベー
ス層６１中にエミツタ層９１を前記ｐ″Ｓ／ＤＳ／Ｄ拡
散同一工程で、ＮＰＮ）ランジスタのベース層７１中に
エミッタ層８１．コレクタ層８２を前記ｎ″Ｓ／Ｄ拡散
層８４を同一工程で形成する。最後に、酸化膜１０の所
望の個所を窓明けし、窓明は部に接触電極１１．酸化膜
１０上にゲート電極１２を設けることにより、第１図（
ｄｌの示すようなバイポーラ・ＣＭＯＳ半導体装置が構
成された。
第２図の構造によって得られた縦形ＰＮＰ トランジス
タは、従来技術の縦形ＰＮＰ ）ランジスタと異なり、
コレクタをグランド上共通にする必要がなく、コレクタ
電位の高い回路にて使用できる。
タは、従来技術の縦形ＰＮＰ ）ランジスタと異なり、
コレクタをグランド上共通にする必要がなく、コレクタ
電位の高い回路にて使用できる。
本発明によれば、半導体基板上にＣＭＯＳと共存する縦
型バイポーラトランジスタをＭＯＳＦＥＴのためのウェ
ル層と同一工程で形成できるコレクタ、ベースおよびソ
ース・ドレイン領域と同一工程で形成できるエミッタに
より構成することにより、工程を増すことなしに、コレ
クタを基板と同一電位にする必要がなく、完全に分離で
きる縦型バイポーラトランジスタを集積することが可能
になる。
型バイポーラトランジスタをＭＯＳＦＥＴのためのウェ
ル層と同一工程で形成できるコレクタ、ベースおよびソ
ース・ドレイン領域と同一工程で形成できるエミッタに
より構成することにより、工程を増すことなしに、コレ
クタを基板と同一電位にする必要がなく、完全に分離で
きる縦型バイポーラトランジスタを集積することが可能
になる。
第１図ｔａｌ〜（ｄｌは本発明の一実施例の製造工程を
順次示す断面図、第２図（ａｌ〜（ｄｌは従来のバイポ
ーラ・ＣＭＯＳ半導体装置の製造工程を順次示す断面図
である。 ｌａｐ型Ｓｔ基板、３：ｎ型エピタキシャル層、５：Ｐ
ウェルＪＷ、５１ニコレクタ層、６：ｎウェル層、６１
：ベース層、９：ｐ型ソース・ドレイン層、９１：エミ
ツタ層、２１：ＮＰＮトランジスタ、２２：ＰＮＰトラ
ンジスタ、２３：ＰチャネルＭＯＳＦＥＴ、２４：Ｎチ
ャネルＭＯＳ Ｆ ＥＴ。 代り人ｆｉ Ｉ’Ｐ ｌ 山 口 嶽第１図 第２図
順次示す断面図、第２図（ａｌ〜（ｄｌは従来のバイポ
ーラ・ＣＭＯＳ半導体装置の製造工程を順次示す断面図
である。 ｌａｐ型Ｓｔ基板、３：ｎ型エピタキシャル層、５：Ｐ
ウェルＪＷ、５１ニコレクタ層、６：ｎウェル層、６１
：ベース層、９：ｐ型ソース・ドレイン層、９１：エミ
ツタ層、２１：ＮＰＮトランジスタ、２２：ＰＮＰトラ
ンジスタ、２３：ＰチャネルＭＯＳＦＥＴ、２４：Ｎチ
ャネルＭＯＳ Ｆ ＥＴ。 代り人ｆｉ Ｉ’Ｐ ｌ 山 口 嶽第１図 第２図
Claims (1)
- １）一導電形の半導体基板上に相補型ＭＯＳ電界効果ト
ランジスタと共に一導電形のエミッタおよびコレクタを
備えた縦型バイポーラトランジスタを有するものにおい
て、縦型トランジスタが一導電形の半導体基板上の他導
電形の層の中に形成され、チャネルが他導電形の電界効
果トランジスタのための一導電形のウェル層と同じ深さ
の一導電形の層をコレクタ領域とし、該領域中に形成さ
れ、チャネルが一導電形の電界効果トランジスタのため
の他導電形のウェル層と同じ深さの他導電形の層をベー
ス領域とし、該領域中に形成され、電界効果トランジス
タの一導電形のソース・ドレイン領域と同じ深さの一導
電形の層をエミッタ領域とすることを特徴とする半導体
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15225387A JPS63316468A (ja) | 1987-06-18 | 1987-06-18 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15225387A JPS63316468A (ja) | 1987-06-18 | 1987-06-18 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63316468A true JPS63316468A (ja) | 1988-12-23 |
Family
ID=15536440
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15225387A Pending JPS63316468A (ja) | 1987-06-18 | 1987-06-18 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63316468A (ja) |
-
1987
- 1987-06-18 JP JP15225387A patent/JPS63316468A/ja active Pending
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