JPS6334653A - 情報処理装置のメモリアクセス方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、メインメモリ手段とバッファメモリ手段の間
でデータ転送を行う情報処理装置に関する。特に、デー
タ転送性能を容易に変更できる情報処理装置のメモリア
クセス方式に関する。

〔概　要〕

本発明は、メインメモリ手段とバッファメモリ手段の間
でデータ転送を行う情報処理装置において、 複数のデータ転送部を備え、メインメモリ手段とバッフ
ァメモリ手段をアクセスする際のアドレスが、データ転
送部の数に応じてそれぞれ初期設定される差分により更
新され、回転優先制御されながらデータ転送を行うこと
により、 設置されるデータ転送部の数に応じてデータ転送性能を
容易に変更できるようにしたものである。

〔従来の技術〕

従来のメインメモリ手段とバッファメモリ手段の間のデ
ータ転送は、両メモリ手段の間に一つのデータ転送手段
が介在し、このデータ転送手段がメインメモリ・手段お
よびバッファメモリ手段のアドレス更新および転送デー
タ数のカウントその他の処理を実行しデータ転送を行っ
ている。

〔発明が解決しようとする問題点〕

ところが、このような従来のメモリアクセス方式では、
データ転送性能が初期設計時のハードウェア構成でほぼ
決定され、その性能を向上させることは容易ではなかっ
た。すなわち、システムごとに必要とされるデータ転送
性能が異なる場合には、それに見合うハードウェア量に
変更することが容易ではなかった。

本発明は、このような従来の問題点を解決するもので、
データ転送性能を容易に変更できる情報処理装置のメモ
リアクセス方式を提供することを目的とする。

〔問題点を解決するための手段〕

本発明は、メインメモリ手段と、このメインメモリ手段
との転送データを蓄積するバッファメモリ手段と、 上記メインメモリ手段に接続されるメモリバスと、上記
バックアメモリ手段に接続されるバッファメモリバスと
、上記メモリバスと上記バッファメモリバスとの間に設
けられるデータ転送手段とを備えた情報処理装置におい
て、上記データ転送手段は、上記メインメモリ手段と上
記バッファメモリ手段をアクセスする際のアドレスがそ
れぞれ初期設定される差分により更新されながらデータ
転送を行う複数のデータ転送部と、このデータ転送部に
データ転送先頭アドレスおよびデータ転送部の設置数に
応じたアドレス更新用の差分を初期設定し、転送動作の
起動をかける管理部と、この管理部からの起動信号によ
り、上記データ転送部が送出する上記メモリバスの使用
要求を回転優先により調停するメモリバス調停部と、上
記管理部からの起動信号により、上記データ転送部が送
出する上記バッファメモリバスの使用要求を回転優先に
より調停するバッファメモリバス調停部とを含むことを
特徴とする。

〔作　用〕

本発明は、複数のデータ転送部を備え、メインメモリ手
段とバッファメモリ手段をアクセスする際のアドレスが
、データ転送部の数に応じてそれぞれ初期設定される差
分により更新され、管理部からの起動信号によりデータ
転送部が送出するバス使用要求を回転優先により調停し
てデータ転送を行うことにより、設置されるデータ転送
部の数に応じてデータ転送性能を容易に変更することが
できる。

〔実施例〕

以下、本発明の実施例方式を図面に基づいて説明する。

第１図は、本発明の一実施例を示すブロック構成図であ
る。第１図において、メインメモリ部１゜はメモリバス
１００に接続され、バッファメモリ部２０はバッファメ
モリバス１１０に接続される。データ転送部３０−１．
３０−２、・−１３０−Ｎは、メモリバス調停部４０を
介してメモリバス１００に接続され、バッファメモリバ
ス調停部５０を介してバッファメモリバス１１０に接続
される。管理部６ｏは、メモリバス１００およびバッフ
ァメモリバス１１０に接続される。

データ転送部３０−１．３ｏ−２、−１３０−Ｎおよび
管理部６０は、ローカルバス２００および制御信号線２
１０および２２０により接続される。

第２図は、データ転送部内の転送終了条件検出回路の一
例を示すブロック構成図である。第２図において、ロー
カルバス２００に接続される残りカウント保持部３１の
出力は減算器３２に接続され、減算器３２の出力は残り
カウント保持部３１およびゼロ検出部３３に接続される
。ゼロ検出部３３の出力が制御信号線２２０に送出され
る。

第３図は、データ転送部内に設けられ、メインメモリ部
に対するアクセスアドレス更新およびバッファメモリ部
に対するアクセスアドレス更新に使用される回路の一例
を示すブロック構成図である。第３図において、ローカ
ルバス２００に接続されるアドレス保持部３５およびア
ドレス差分保持部３６の各出力は演算器３７に接続され
、演算器３７の出力はアドレス保持部３５に接続される
。

以下、第１図ないし第３図を参照して、バ・ノファメモ
リ部２０内のデータをメインメモリ部１０に書き込む場
合の動作について説明する。

管理部６０には、メインメモリ部１０およびバッファメ
モリ部２０のデータ転送開始アドレス、データ転送領域
の大きさその他の情報が初期設定される。

管理部６０は、データ転送部３０−１に対して、メイン
メモリ部１０の書込みアドレス、バッファメモリ部２０
の読出しアドレス、データ転送部３０−１が転送すべき
カウント値、メインメモリ部１０のアドレス差分および
バッファメモリ部２０のアドレス差分を初期設定する。

次に、データ転送部３０−２に対しても同様に初期設定
を行うが、このときメインメモリ部１０の次の書込みア
ドレス、バッファメモリ部２０の次の読出しアドレスお
よびデータ転送部３０−２が転送すべきカウント値が設
定される。以後同様に、管理部６０はデータ転送部３０
−Ｎまで初期設定を行う。その後、制御信号線２１０を
介して各データ転送部３０−１〜３０−Ｎに上りのデー
タ転送の起動をかける。

データ転送部３０−１．３０−２、−１３０−Ｎは、上
りのデータ転送の起動がかけられると、バッファメモリ
バス調停部５０にバス使用要求を送出する。バッファメ
モリバス調停部５０からバス使用許可が返送されると、
バッファメモリバス１１０にバッファメモリ部２０の読
出しアドレスを送出し、バッファメモリバス１１０を介
してバッファメモリ部２０からデータを読み込んで保持
する。

次に、データ転送部３０−１．３０−２、−・、３０−
Ｎは、メモリバス調停部４０にバス使用要求を送出する
。

メモリバス調停部４０からバス使用許可が返送されると
、メモリバス１００にメインメモリ部ＩＯの書込みアド
レスと書込みデータを送出する。この書込み動作終了後
、転送カウント値を減算し、メインメモリ部ｌＯとバッ
ファメモリ部２０のアドレスにそれぞれ初期設定された
差分を加算あるいは減算して更新する。

ここで、転送カウント値の減算結果がゼロでない場合に
は、再びバッファメモリバス調停部５０にバス使用要求
を送出してデータ転送を続行する。

転送カウント値の減算結果がゼロとなった場合には、制
御信号線２２０に論理「１」の制御信号を送出する。た
だし、制御信号線２２０はすべてのデータ転送部３０−
１．３０−２、−・、３０−Ｎが論理「１」を送出した
ときに、管理部６０の入力論理が論理「１」となる構造
とする。したがって、管理部６０はこの制御信号線２２
０を監視することにより、データ転送の終了を知ること
ができる。

ところで、メモリバス調停部４０とバッファメモリバス
調停部５０では、データ転送部３０−１．３０−２、−
・、３０−Ｎから送出されるハス使用要求を次のように
受は付ける。

まず、リセット後の受は付けの優先順位は、データ転送
部３０−１．３０−２、−．３０−Ｎの順であり、デー
タ転送部３０−１がバス使用を終了すると、受は付けの
優先順位は、データ転送部３０−２．３０−３、−１３
０−Ｎ、３０−１の順になる。以後同様に回転優先によ
り調停動作を行う。

このようにサイクリックにデータ転送部３０−１．３０
−２、・・・、３０−Ｎがデータ転送を行うことができ
るように、メインメモリ部１０およびバッファメモリ部
２０のアドレス更新差分を決定する必要がある。

さて、メインメモリ部１０内のデータをバッファメモリ
部２０に書き込む場合にも、管理部６０はデータ転送部
３０−１．３０−２、−１３０−Ｎに対して上記と同じ
初期設定を行った後に下りのデータ転送の起動をかける
。データ転送部３０−１．３０−２、−・、３０−Ｎの
下りのデータ転送の起動による動作は、データの転送方
向が逆であることを除いては上りのデータ転送動作と同
様である。

〔発明の効果〕

本発明は、以上説明したように、データ転送部をシステ
ムに必要な性能を達成する数だけ実装することにより、
柔軟にデータ転送性能の向上あるいはハードウェア量の
削減に対応することができる効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック構成図。 第２図はデータ転送部内の転送終了条件検出回路の一例
を示すブロック構成図。 第３図はデータ転送部内のアクセスアドレス更新に使用
される回路の一例を示すブロック構成図。 １０・・・メインメモリ部、２０・・・バッファメモリ
部、３０−１．３０−２、−１３０−Ｎ・・・データ転
送部、３１・・・残りカウント保持部、３２・・・減算
器、３３・・・ゼロ検出部、３５・・・アドレス保持部
、３６・・・アドレス差分保持部、３７・・・演算器、
４０・・・メモリバス調停部、５０・・・バッファメモ
リバス調停部、６０・・・管理部、１００・・・メモリ
バス、１１０・・・バッファメモリバス、２００・・・
ローカルバス、２１０．２２０・・・制御信号線。

Claims (1)

【特許請求の範囲】
1. （１）メインメモリ手段（１０）と、 このメインメモリ手段との転送データを蓄積するバッフ
   ァメモリ手段（２０）と、 上記メインメモリ手段に接続されるメモリバス（１００
   ）と、 上記バッファメモリ手段に接続されるバッファメモリバ
   ス（１１０）と、 上記メモリバスと上記バッファメモリバスとの間に設け
   られるデータ転送手段と を備えた情報処理装置において、 上記データ転送手段は、 上記メインメモリ手段と上記バッファメモリ手段をアク
   セスする際のアドレスがそれぞれ初期設定される差分に
   より更新されながらデータ転送を行う複数のデータ転送
   部（３０−１〜３０−Ｎ）と、このデータ転送部にデー
   タ転送先頭アドレスおよびデータ転送部の設置数に応じ
   たアドレス更新用の差分を初期設定し、転送動作の起動
   をかける管理部（６０）と、 この管理部からの起動信号により、上記データ転送部が
   送出する上記メモリバスの使用要求を回転優先により調
   停するメモリバス調停部（４０）と、上記管理部からの
   起動信号により、上記データ転送部が送出する上記バッ
   ファメモリバスの使用要求を回転優先により調停するバ
   ッファメモリバス調停部（５０）と を含む ことを特徴とする情報処理装置のメモリアクセス方式。