JPS6335465Y2 - - Google Patents

Description

【考案の詳細な説明】 本考案はスイツチの変化点検出回路に関する。

銀行用端末機等には、その端末機を一般の人が
操作できないようにするため、電気的なキー（オ
ペレータキー、セキユリテイーキー等と呼ばれて
いる。）がついている。このキーはスイツチをオ
ン・オフするものであり、端末機使用中は常に所
定の位置にセツトされていなければならない。そ
のため、キーの変化、即ち、スイツチの変化があ
つた時、端末機の制御部に対して割込みをかけ
て、スイツチの変化を検出する方法が一般的に行
われている。

第１図に従来技術によるスイツチの変化点検出
回路の一例を示し、その動作説明図を第２図に示
す。

スイツチSWの一端は接地され、他端はプルア
ツプ抵抗RPを介して電源Ｖに接続され、さらに
バツフア・ゲート１に接続される。バツフアゲー
ト１の出力はインバータ・ゲート２に接続される
と同時にワンシヨツト回路４（ワンシヨツト回路
３，４は入力がハイからローに変化したとき出力
を発生する）をトリガーし、スイツチSWがオフ
からオンになる時に第２図に示すパルス巾Ｔを出
力として発生させる。これはオア・ゲート５を通
り出力Ｙの〔１〕として現われる。一方、インバ
ータ・ゲート２の出力はワンシヨツト回路３に接
続され、この回路３をトリガーする。このワンシ
ヨツト回路３の出力はオア・ゲート５を経てＹ
（第２図の［２］）に出力される。ワンシヨツト回
路４の動作とは反対に、ワンシヨツト回路３はス
イツチSWのオンからオフの時出力Ｙを発生す
る。

このようにしてスイツチSWがオフからオン、
あるいはオンからオフに変化した時、出力パルス
を発生させ、スイツチの変化があつたことを知ら
せるわけである。この変化信号を端末機の制御部
に対する割込み信号として使用することによりス
イツチの変化（オフ→オン、および、オン→オ
フ）の検出が可能となるわけである。然るに従来
技術によるスイツチの変化点検出回路は多くの部
品を必要とし、スイツチの数が多くなると非常に
複雑となる。このようなことから、ソフトウエア
ーにより常時周期的に第１図に示すＸからスイツ
チデータを読みとることも行なわれているが、ソ
フトウエアが制限され、且つ処理速度が低下す
る。特に一つのプログラムで多数の装置を制御す
る場合は不可能に近くなる。これを解決するには
ハードウエア的にスイツチの変化が発生した時の
みプログラムが割込みをかける方法が最もよいの
であるがハードウエアの物量も多くなるという欠
点がある。

従つて本考案の目的は、スイツチの変化点を簡
単な回路にて検出することができるスイツチの変
化点検出回路を提供することにある。

本考案は遅延回路とエクスクルシブ・オア・ゲ
ートとの組合せ回路によりスイツチの変化点を検
出するようにしたものである。

以下、図面に基いて本考案の一実施例を説明す
る。

第３図に本考案の一実施例による回路図を示
し、第４図にその動作説明図を示す。スイツチ
SWの一端は接地され、他端はプルアツプ抵抗
RPを通じて電源Ｖへ接続され、さらにバツフ
ア・ゲート１の入力端に接続される。バツフアゲ
ート１の出力Ｘは第４図に示すように、スイツチ
SWのオンまたはオフによりパルス波形となる。
この出力Ｘの１つはエツクスクルーシブ・オア・
ゲート（EOR）８に入力され、他の１つは遅延
回路６とインバータ・ゲート７の直列回路を通つ
てＥＯＲ８の他の入力に接続される。これにより
パルスＸは遅延され、波形Ｖとなり、さらにこれ
が反転され信号Ｗとなる。この信号Ｗと信号Ｘが
ＥＯＲ８により排他的論理和がとられ、その出力
Ｙに第４図に示すパルスＴを得ることができる。
尚、パルス巾Ｔは遅延回路の遅延時間により決定
される。

第３図における遅延回路６とインバータ・ゲー
ト７との直列回路はその接続順序が逆でもよく、
また反転パルスが得られるものであれば、遅延回
路だけでも十分である。

第５図に実際に使用した場合の回路例を示す。
ここではコンデンサーＣとバツフア・ゲート１及
びインバータ・ゲート７とにより一種の積分回路
を形成させ、それによる遅延時間をとつたもので
ある。一般的にスイツチ回路はそのチヤタリング
を防止するため各スイツチ毎に積分回路が付加さ
れているが、第５図のようにすれば、その積分回
路をも兼ねているので検出回路を一段と簡単化す
ることができる。

以上説明した様に、本考案によれば従来のワン
シヨツト回路等を用いずに遅延回路により、簡単
にスイツチの変化を検出できるようにしたのでノ
イズ等に強く、信頼度の高いスイツチ変化の検出
が可能となる。

【図面の簡単な説明】

第１図は従来技術におけるスイツチの変化検出
回路を示す回路図、第２図は第１図の動作タイミ
ングチヤート、第３図は本考案の一実施例を示す
回路図、第４図は第３図の動作説明図、第５図は
本考案の実際の回路例を示す図。 １はバツフアゲート、６は遅延回路、７はイン
バータゲート、８はエツクスクルーシブオアゲー
トである。

Claims (1)

【実用新案登録請求の範囲】
1. スイツチのオン、オフ時の変化点を検出する回
   路であつて、該スイツチの開閉信号を所定時間遅
   延させ、かつ反転させる遅延回路とインバータゲ
   ートの直列回路と、前記スイツチからの開閉信号
   を１入力とし、該直列回路からの出力信号を他の
   １入力としこれら入力信号の排他的論理和をとる
   エツクスクルーシブオアゲートを具備し、該エツ
   クスクルーシブオアゲートより前記スイツチのオ
   ン、オフ時の変化点を検出する様に構成したこと
   を特徴とするスイツチの変化点検出回路。