JPS6336068B2 - - Google Patents
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- JPS6336068B2 JPS6336068B2 JP58053586A JP5358683A JPS6336068B2 JP S6336068 B2 JPS6336068 B2 JP S6336068B2 JP 58053586 A JP58053586 A JP 58053586A JP 5358683 A JP5358683 A JP 5358683A JP S6336068 B2 JPS6336068 B2 JP S6336068B2
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- data line
- data bus
- lines
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- G06—COMPUTING OR CALCULATING; COUNTING
- G06T—IMAGE DATA PROCESSING OR GENERATION, IN GENERAL
- G06T1/00—General purpose image data processing
- G06T1/60—Memory management
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
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- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
- Image Input (AREA)
- Controls And Circuits For Display Device (AREA)
Description
【発明の詳細な説明】
(1) 発明の技術分野
本発明は、半導体記憶装置に関し、例えば画像
データを記憶するために用いられ、アドレスで指
定されたメモリセルのデータのみならず該メモリ
セルの周辺のメモリセルのデータをも同時に読出
すことができるようにした半導体記憶装置に関す
る。
データを記憶するために用いられ、アドレスで指
定されたメモリセルのデータのみならず該メモリ
セルの周辺のメモリセルのデータをも同時に読出
すことができるようにした半導体記憶装置に関す
る。
(2) 技術の背景
画像処理においては画像データを記憶するため
の画像メモリが用いられるが、この画像メモリは
例えばグラフイツクデイスプレイ等に表示される
画像に対応して画像データを記憶していることが
多い。このような画像メモリに記憶された画像デ
ータは、(1)圧縮する、(2)差分をとる、(3)なめらか
にする、その他のデータ処理を行なうことが必要
とされる。このようなデータ処理を行なうために
は目的のメモリセルのみならずその周辺のメモリ
セルのデータをも読出して処理を行なうことが必
要とされる。したがつて、このような画像メモリ
等においては目的のメモリセルと共にその周辺の
メモリセルに対しても迅速にアクセスできること
が要求される。
の画像メモリが用いられるが、この画像メモリは
例えばグラフイツクデイスプレイ等に表示される
画像に対応して画像データを記憶していることが
多い。このような画像メモリに記憶された画像デ
ータは、(1)圧縮する、(2)差分をとる、(3)なめらか
にする、その他のデータ処理を行なうことが必要
とされる。このようなデータ処理を行なうために
は目的のメモリセルのみならずその周辺のメモリ
セルのデータをも読出して処理を行なうことが必
要とされる。したがつて、このような画像メモリ
等においては目的のメモリセルと共にその周辺の
メモリセルに対しても迅速にアクセスできること
が要求される。
(3) 従来技術と問題点
第１図は、従来形の半導体記憶装置の１例を示
す。同図の記憶装置は、ワード線WL０，WL１，
WL２，…とデータ線BL０，BL１，BL２，…
と、これらのワード線およびデータ線の各交点に
接続されたメモリセルMC００，MC０１，MC
０２，…，MC１０，MC１１，MC１２，…，
MC２０，MC２１，MC２２，…と、データバ
スDBと、各データ線BL０，BL１，BL２，…と
該データバスDBとの間に接続されたトランジス
タQ0，Q1，Q2，…と、各トランジスタQ0，Q1，
Q2，…のゲートにコラム選択信号を供給するコ
ラムデコーダCD０，CD１，CD２，…等によつ
て構成される。
す。同図の記憶装置は、ワード線WL０，WL１，
WL２，…とデータ線BL０，BL１，BL２，…
と、これらのワード線およびデータ線の各交点に
接続されたメモリセルMC００，MC０１，MC
０２，…，MC１０，MC１１，MC１２，…，
MC２０，MC２１，MC２２，…と、データバ
スDBと、各データ線BL０，BL１，BL２，…と
該データバスDBとの間に接続されたトランジス
タQ0，Q1，Q2，…と、各トランジスタQ0，Q1，
Q2，…のゲートにコラム選択信号を供給するコ
ラムデコーダCD０，CD１，CD２，…等によつ
て構成される。
第１図の記憶装置においては、例えばメモリセ
ルMC１１からのデータを読出す場合には図示し
ないローデコーデによつてワード線WL１に例え
ば高レベルの選択信号が印加される。これにより
該ワード線WL１に接続されたメモリセルMC０
１，MC１１，MC２１，…が選択されてこれら
のメモリセルからのデータがそれぞれ対応するデ
ータ線BL０，BL１，BL２，…に出力される。
この時、コラムデコーダCD１によつてトランジ
スタQ1がオンとされると、データ線BL１とデー
タバスDBが接続される。これにより、メモリセ
ルMC１１の読出しデータはデータ線BL１およ
びデータバスDBを介して出力されて読出しが行
なわれる。
ルMC１１からのデータを読出す場合には図示し
ないローデコーデによつてワード線WL１に例え
ば高レベルの選択信号が印加される。これにより
該ワード線WL１に接続されたメモリセルMC０
１，MC１１，MC２１，…が選択されてこれら
のメモリセルからのデータがそれぞれ対応するデ
ータ線BL０，BL１，BL２，…に出力される。
この時、コラムデコーダCD１によつてトランジ
スタQ1がオンとされると、データ線BL１とデー
タバスDBが接続される。これにより、メモリセ
ルMC１１の読出しデータはデータ線BL１およ
びデータバスDBを介して出力されて読出しが行
なわれる。
ところが、前述のように記憶された画像データ
を圧縮し、差分をとり、またはなめらかにする場
合には、目的にメモリセルのみならずその周辺の
メモリセルのデータをも読出す必要がある。例え
ば、データの圧縮の場合には、メモリセルMC０
０，MC０１，MC０２，MC１０，MC１１，
MC１２，MC２０，MC２１，MC２２に記憶さ
れたデータをメモリセルMC１１に圧縮する場合
にはこれら９個のメモリセルからデータを読出し
て圧縮処理を行ない、圧縮処理されたデータを再
びメモリセルMC１１に書込む必要がある。しか
しながら第１図の従来形の記憶装置においては、
アドレスで指定された１個のメモリセルのデータ
のみが読出されるため、このような圧縮処理を行
なう場合には９回のデータ読出しが必要となり画
像処理の手順が複雑となると共に処理時間が極め
て長くなるという不都合があつた。
を圧縮し、差分をとり、またはなめらかにする場
合には、目的にメモリセルのみならずその周辺の
メモリセルのデータをも読出す必要がある。例え
ば、データの圧縮の場合には、メモリセルMC０
０，MC０１，MC０２，MC１０，MC１１，
MC１２，MC２０，MC２１，MC２２に記憶さ
れたデータをメモリセルMC１１に圧縮する場合
にはこれら９個のメモリセルからデータを読出し
て圧縮処理を行ない、圧縮処理されたデータを再
びメモリセルMC１１に書込む必要がある。しか
しながら第１図の従来形の記憶装置においては、
アドレスで指定された１個のメモリセルのデータ
のみが読出されるため、このような圧縮処理を行
なう場合には９回のデータ読出しが必要となり画
像処理の手順が複雑となると共に処理時間が極め
て長くなるという不都合があつた。
第２図は、従来形の半導体記憶装置の他の例を
示すものである。同図の記憶装置は、ワード線
WL０，WL１，WL２，…およびデータ線BL０，
BL１，BL２，BL３，…の間に接続されたメモ
リセルMC００，MC０１，MC０２，…，MC１
０，MC１１，…と各データ線BL０，BL１，BL
２，BL３，…とデータバスDB０，DB１，DB
２，DB３との間に接続されたトランジスタQ0，
Q1，Q2Q3，…とこれらのトランジスタの内Q0な
いしQ3を共通に制御するコラムデコーダCD０等
によつて構成される。
示すものである。同図の記憶装置は、ワード線
WL０，WL１，WL２，…およびデータ線BL０，
BL１，BL２，BL３，…の間に接続されたメモ
リセルMC００，MC０１，MC０２，…，MC１
０，MC１１，…と各データ線BL０，BL１，BL
２，BL３，…とデータバスDB０，DB１，DB
２，DB３との間に接続されたトランジスタQ0，
Q1，Q2Q3，…とこれらのトランジスタの内Q0な
いしQ3を共通に制御するコラムデコーダCD０等
によつて構成される。
第２図の記憶装置においては、１本のワード線
例えばWL１を選択しかつコラムデコーダCD０
から各トランジスタQ0，Q1，Q2，Q3にコラム選
択信号を印加することによりワード線WL１に接
続されたメモリセルのうち４ビツトのメモリセル
MC１，MC１１，MC２１，MC３１からのデー
タを同時に各データバスDB０，DB１，DB２，
DB３上に読出すことが可能である。すなわち、
第２図の記憶装置においては１つのアドレス指定
により４ビツト分のデータが同時に読出されるい
わゆる並列読出しが可能である。
例えばWL１を選択しかつコラムデコーダCD０
から各トランジスタQ0，Q1，Q2，Q3にコラム選
択信号を印加することによりワード線WL１に接
続されたメモリセルのうち４ビツトのメモリセル
MC１，MC１１，MC２１，MC３１からのデー
タを同時に各データバスDB０，DB１，DB２，
DB３上に読出すことが可能である。すなわち、
第２図の記憶装置においては１つのアドレス指定
により４ビツト分のデータが同時に読出されるい
わゆる並列読出しが可能である。
しかしながら、第２図の記憶装置においては並
列読出しが行なわれるメモリセルは予め定められ
たデータ線群に接続されたメモリセルに限られ、
相異なるグループのデータ線に接続されたメモリ
セルを同時に読出すことができなかつた。そのた
め、目的のメモリセルが例ええばメモリセルMC
３１のように１つのデータ線群の両端にあるデー
タ線に接続されたメモリセルである場合、この目
的のメモリセルの両側のメモリセルを同時に読出
すことは不可能であり、したがつて、目的のメモ
リセルのいずれかの側に隣接するメモリセルに対
しては別個にアクセスしなければならないという
不都合があつた。
列読出しが行なわれるメモリセルは予め定められ
たデータ線群に接続されたメモリセルに限られ、
相異なるグループのデータ線に接続されたメモリ
セルを同時に読出すことができなかつた。そのた
め、目的のメモリセルが例ええばメモリセルMC
３１のように１つのデータ線群の両端にあるデー
タ線に接続されたメモリセルである場合、この目
的のメモリセルの両側のメモリセルを同時に読出
すことは不可能であり、したがつて、目的のメモ
リセルのいずれかの側に隣接するメモリセルに対
しては別個にアクセスしなければならないという
不都合があつた。
(4) 発明の目的
本発明の目的は、前述の従来形における問題点
に鑑み、画像メモリ等に用いられる半導体記憶装
置においてワード線およびデータ線を選択するこ
とにより該ワード線およびデータ線に接続された
メモリセルと共に、該ワード線およびデータ線と
所定の位置関係にある単数または複数のデータ線
に接続されたメモリセルをも同時にアクセス可能
にするという構想に基づき、最少のアクセス回数
によつて目的メモリセルと共にその周辺のメモリ
セルのデータをも同時に読出すことができるよう
にして画像処理等の時間短縮および処理効率の向
上を図ることにある。
に鑑み、画像メモリ等に用いられる半導体記憶装
置においてワード線およびデータ線を選択するこ
とにより該ワード線およびデータ線に接続された
メモリセルと共に、該ワード線およびデータ線と
所定の位置関係にある単数または複数のデータ線
に接続されたメモリセルをも同時にアクセス可能
にするという構想に基づき、最少のアクセス回数
によつて目的メモリセルと共にその周辺のメモリ
セルのデータをも同時に読出すことができるよう
にして画像処理等の時間短縮および処理効率の向
上を図ることにある。
(5) 発明の構成
そしてこの目的は、本発明によれば、複数のワ
ード線およびデータ線の交差部にそれぞれ配設さ
れた複数のメモリセルと、該データ線の数と同数
の出力端を有し、アドレス信号に応答して該出力
端のいずれか１つにコラム選択信号を出力するコ
ラムデコーダと、複数のデコーダバスと、各デー
タ線を該複数のデータバスのうちの特定のデータ
バスに選択的に接続するための複数のトランジス
タからなる第１のトランジスタ群と、各データ線
を該特定のデータバス以外のデータバスに選択的
に接続するための複数のトランジスタからなる第
２のトランジスタ群とを具備し、前記第１および
第２のトランジスタ群が共通のコラム選択信号に
よつて制御され、前記アドレス信号に対応するデ
ータ線が前記特定のデータバスに接続されると同
時に、該データ線に対して所定の位置関係にある
データ線が他のデータバスに接続されることを特
徴とする半導体記憶装置を提供することによつて
達成される。
ード線およびデータ線の交差部にそれぞれ配設さ
れた複数のメモリセルと、該データ線の数と同数
の出力端を有し、アドレス信号に応答して該出力
端のいずれか１つにコラム選択信号を出力するコ
ラムデコーダと、複数のデコーダバスと、各デー
タ線を該複数のデータバスのうちの特定のデータ
バスに選択的に接続するための複数のトランジス
タからなる第１のトランジスタ群と、各データ線
を該特定のデータバス以外のデータバスに選択的
に接続するための複数のトランジスタからなる第
２のトランジスタ群とを具備し、前記第１および
第２のトランジスタ群が共通のコラム選択信号に
よつて制御され、前記アドレス信号に対応するデ
ータ線が前記特定のデータバスに接続されると同
時に、該データ線に対して所定の位置関係にある
データ線が他のデータバスに接続されることを特
徴とする半導体記憶装置を提供することによつて
達成される。
(6) 発明の実施例
以下図面により本発明の実施例を説明する。第
３図は、本発明の１実施例に係わる半導体記憶装
置の構成を部分的に示す。同図の記憶装置は、ワ
ード線WL０，WL１，WWL２，…と、データ
線BL０，BL１，BL２，…と、これらの各ワー
ド線およびデータ線の間にそれぞれ接続されたメ
モリセルMC００，MC０１，MC０２，…，MC
１０，MC１１，MC１２，…と、３本のデータ
バスDB―１，DB０，DB＋１とコラムデコーダ
CD０，CD１，CD２，…と、トランスフアゲー
ト用のトランジスタQ00，Q01，Q02，Q10，Q11，
Q12，…等を具備する。トランジスタQ00，Q01，
Q02はそれぞれデータ線BL０とデータバスDB―
１，DB０，DB＋１との間に接続され、トラン
ジスタQ10，Q11，Q12はそれぞれデータ線BL１と
データバスDB−１，DB０，DB＋１との間に接
続され、他のトランジスタも同様に各データ線と
各データバス間に接続されている。そして、各コ
ラムデコーダの出力は１つのデータ線とデータバ
スDB０との間に接続されたトランジスタのゲー
トと該データ線の両側に位置するデータ線とデー
タバスDB−１およびDB＋１の間に接続された
各トランジスタのゲートとに接続されている。例
えば、コラムデコーダCD１は、データ線BL１と
データバスDB０との間に接続されたトランジス
タQ11のゲートとデータ線BL０とデータバスDB
−１との間に接続されたトランジスタQ00のゲー
トとデータ線BL２とデータバスDB＋１との間に
接続されたトランジスタQ22のゲートとに共通接
続されている。なお、第３図では、データ線とは
１つのコラムに配置された各メモリセルおよび各
トランスフアゲートを接続するラインを称してお
り、例えばデータ線BL０はメモリセルMC００，
MC０１，，MC０２，…およびトランジスタQ00，
Q01，Q02を接続するものである。
３図は、本発明の１実施例に係わる半導体記憶装
置の構成を部分的に示す。同図の記憶装置は、ワ
ード線WL０，WL１，WWL２，…と、データ
線BL０，BL１，BL２，…と、これらの各ワー
ド線およびデータ線の間にそれぞれ接続されたメ
モリセルMC００，MC０１，MC０２，…，MC
１０，MC１１，MC１２，…と、３本のデータ
バスDB―１，DB０，DB＋１とコラムデコーダ
CD０，CD１，CD２，…と、トランスフアゲー
ト用のトランジスタQ00，Q01，Q02，Q10，Q11，
Q12，…等を具備する。トランジスタQ00，Q01，
Q02はそれぞれデータ線BL０とデータバスDB―
１，DB０，DB＋１との間に接続され、トラン
ジスタQ10，Q11，Q12はそれぞれデータ線BL１と
データバスDB−１，DB０，DB＋１との間に接
続され、他のトランジスタも同様に各データ線と
各データバス間に接続されている。そして、各コ
ラムデコーダの出力は１つのデータ線とデータバ
スDB０との間に接続されたトランジスタのゲー
トと該データ線の両側に位置するデータ線とデー
タバスDB−１およびDB＋１の間に接続された
各トランジスタのゲートとに接続されている。例
えば、コラムデコーダCD１は、データ線BL１と
データバスDB０との間に接続されたトランジス
タQ11のゲートとデータ線BL０とデータバスDB
−１との間に接続されたトランジスタQ00のゲー
トとデータ線BL２とデータバスDB＋１との間に
接続されたトランジスタQ22のゲートとに共通接
続されている。なお、第３図では、データ線とは
１つのコラムに配置された各メモリセルおよび各
トランスフアゲートを接続するラインを称してお
り、例えばデータ線BL０はメモリセルMC００，
MC０１，，MC０２，…およびトランジスタQ00，
Q01，Q02を接続するものである。
第３図の記憶装置においては、例えばワード線
WL１が選択されてこの電位が高レベルにされる
と該ワード線WL１に接続されたメモリセルMC
０１，MC１１，MC２１，MC３１，…のデー
タがそれぞれ対応するデータ線BL０，BL１，
BL２，BL３，…に転送される。そして例えば、
メモリセルMC１１が目的のメモリセルである場
合はコラムデコーダCD１からコラム選択信号を
出力することによりトランジスタQ11と共にトラ
ンジスタQ00およびQ22がオンとされる。これに
より、メモリセルMC１１からのデータがデータ
線BL１，トランジスタQ11、データバスDB０を
介して出力されるとともに、該メモリセルMC１
１の両隣のメモリセルMC０１およびMC２１が
それぞれデータ線BL０およびBL２、トランジス
タQ00およびQ22、データバスDB−１およびDB
＋１を介して出力される。したがつて、目的のメ
モリセルMC１１のアドレスを指定して該メモリ
セルMC１１にアクセスすることにより同時に該
メモリセルMC１１の両側に隣接するメモリセル
MC０１およびMC２１のアクセスをも行なうこ
とが可能となり、目的メモリセルのみならず該メ
モリセル周辺のデータをも必要とする画像処理を
極めて効率的に行なうことができる。そして、例
えば、目的メモリセルがMC１１であつて画像処
理のために該メモリセルMC１１を含む周辺の９
個のメモリセルMC００，MC０１，MC０２，
MC１０，MC１１，MC１２，MC２０，MC２
１，MC２２からのデータを読出す必要がある場
合は、コラムデコーダCD１を選択するとともに
ワード線WL０，WL１，WL２を順次選択する
３回のアクセス動作によつてデータ読出しを行な
うことが可能となる。
WL１が選択されてこの電位が高レベルにされる
と該ワード線WL１に接続されたメモリセルMC
０１，MC１１，MC２１，MC３１，…のデー
タがそれぞれ対応するデータ線BL０，BL１，
BL２，BL３，…に転送される。そして例えば、
メモリセルMC１１が目的のメモリセルである場
合はコラムデコーダCD１からコラム選択信号を
出力することによりトランジスタQ11と共にトラ
ンジスタQ00およびQ22がオンとされる。これに
より、メモリセルMC１１からのデータがデータ
線BL１，トランジスタQ11、データバスDB０を
介して出力されるとともに、該メモリセルMC１
１の両隣のメモリセルMC０１およびMC２１が
それぞれデータ線BL０およびBL２、トランジス
タQ00およびQ22、データバスDB−１およびDB
＋１を介して出力される。したがつて、目的のメ
モリセルMC１１のアドレスを指定して該メモリ
セルMC１１にアクセスすることにより同時に該
メモリセルMC１１の両側に隣接するメモリセル
MC０１およびMC２１のアクセスをも行なうこ
とが可能となり、目的メモリセルのみならず該メ
モリセル周辺のデータをも必要とする画像処理を
極めて効率的に行なうことができる。そして、例
えば、目的メモリセルがMC１１であつて画像処
理のために該メモリセルMC１１を含む周辺の９
個のメモリセルMC００，MC０１，MC０２，
MC１０，MC１１，MC１２，MC２０，MC２
１，MC２２からのデータを読出す必要がある場
合は、コラムデコーダCD１を選択するとともに
ワード線WL０，WL１，WL２を順次選択する
３回のアクセス動作によつてデータ読出しを行な
うことが可能となる。
なお、上述の実施例においては、目的のメモリ
セルの両側に隣接するメモリセルを同時に読出す
場合につき説明したが、同時に読出されるメモリ
セルは必ずしも目的のメモリセルに隣接するもの
でなくても該目的のメモリセルと所定の位置関係
あるいは所定のアドレス関係にあるものであれば
良いことは明らかである。また、上述の実施例に
おいては３個のメモリセルに同時アクセスが可能
な場合につき説明したが、同時アクセス可能なメ
モリセルの数はさらに多くすることを可能であ
る。またデータの書込み時は例えばDB０にだけ
データを与えれば従来と同様に書込みを行なうこ
とができる。
セルの両側に隣接するメモリセルを同時に読出す
場合につき説明したが、同時に読出されるメモリ
セルは必ずしも目的のメモリセルに隣接するもの
でなくても該目的のメモリセルと所定の位置関係
あるいは所定のアドレス関係にあるものであれば
良いことは明らかである。また、上述の実施例に
おいては３個のメモリセルに同時アクセスが可能
な場合につき説明したが、同時アクセス可能なメ
モリセルの数はさらに多くすることを可能であ
る。またデータの書込み時は例えばDB０にだけ
データを与えれば従来と同様に書込みを行なうこ
とができる。
(7) 発明の効果
このように、本発明によれば、画像メモリ等に
用いられる半導体記憶装置において、目的のメモ
リセルのみならず目的メモリセルの両側に隣接す
るメモリセル等目的のメモリセルと所定の位置関
係にあるメモリセルにも同時にアクセスすること
も可能となるから、目的のメモリセルの周辺のメ
モリセルをも迅速にアクセスすることが可能とな
り、画像処理等の処理速度および処理効率を向上
させることが可能となる。
用いられる半導体記憶装置において、目的のメモ
リセルのみならず目的メモリセルの両側に隣接す
るメモリセル等目的のメモリセルと所定の位置関
係にあるメモリセルにも同時にアクセスすること
も可能となるから、目的のメモリセルの周辺のメ
モリセルをも迅速にアクセスすることが可能とな
り、画像処理等の処理速度および処理効率を向上
させることが可能となる。
第１図および第２図は、従来形の半導体記憶装
置の概略の構成を示す部分的ブロツク回路図、そ
して第３図は、本発明の１実施例に係わる半導体
記憶装置の構成を示す部分的ブロツク回路図であ
る。 BL０，BL１，BL２，…：データ線、WL０，
WL１，WL２，…：ワード線、MC００，MC０
１，MC０２，…，MC１０，MC１１，MC１
２，…：メモリセル、Q0，Q1，Q2，Q3：トラン
ジスタ、DB０，DB１，DB２，DB３：データ
バス、CD０，CD１，CD２，…：コラムデコー
ダ、DB−１，DB０，DB＋１：データバス、
Q00，Q01，Q02，Q10，Q11，Q12…：トランジス
タ。
置の概略の構成を示す部分的ブロツク回路図、そ
して第３図は、本発明の１実施例に係わる半導体
記憶装置の構成を示す部分的ブロツク回路図であ
る。 BL０，BL１，BL２，…：データ線、WL０，
WL１，WL２，…：ワード線、MC００，MC０
１，MC０２，…，MC１０，MC１１，MC１
２，…：メモリセル、Q0，Q1，Q2，Q3：トラン
ジスタ、DB０，DB１，DB２，DB３：データ
バス、CD０，CD１，CD２，…：コラムデコー
ダ、DB−１，DB０，DB＋１：データバス、
Q00，Q01，Q02，Q10，Q11，Q12…：トランジス
タ。
Claims (1)
- 【特許請求の範囲】 １ 複数のワード線およびデータ線の交差部にそ
れぞれ配設された複数のメモリセルと、 該データ線の数と同数の出力端を有し、アドレ
ス信号に応答して該出力端のいずれか１つにコラ
ム選択信号を出力するコラムデコーダと、 複数のデータバスと、 各データ線を該複数のデータバスのうちの特定
のデータバスに選択的に接続するための複数のト
ランジスタからなる第１のトランジスタ群と、 各データ線を該特定のデータバス以外のデータ
バスに選択的に接続するための複数のトランジス
タからなる第２のトランジスタ群とを具備し、 前記第１および第２のトランジスタ群が共通の
コラム選択信号によつて制御され、 前記アドレス信号に対応するデータ線が前記特
定のデータバスに接続されると同時に、該データ
線に対して所定の位置関係にあるデータ線が他の
データバスに接続されることを特徴とする半導体
記憶装置。 ２ 前記複数のデータバスは第１、第２および第
３のデータバスからなり、 前記アドレス信号に対応するデータ線は前記第
１のトランジスタ群を介して前記第１のデータバ
スに接続され、 前記第２のトランジスタ群は、前記アドレス信
号に対応するデータ線の一方の側に位置する他の
データ線を前記第２のデータバスに接続するトラ
ンジスタ群と、前記アドレス信号に対応するデー
タ線の他方の側に位置する他のデータ線を前記第
３のデータバスに接続するトランジスタ群とを含
む特許請求の範囲第１項に記載の半導体記憶装
置。 ３ 前記所定の位置関係にあるデータ線は、前記
アドレス信号に対応するデータ線のアドレスの前
後のアドレスを有するデータ線である特許請求の
範囲第１項に記載の半導体記憶装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58053586A JPS59180324A (ja) | 1983-03-31 | 1983-03-31 | 半導体記憶装置 |
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| DE8484302045T DE3484630D1 (de) | 1983-03-31 | 1984-03-27 | Halbleiterspeicheranordnung. |
| US06/594,630 US4597063A (en) | 1983-03-31 | 1984-03-29 | Semiconductor memory addressing circuit |
Applications Claiming Priority (1)
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| JP58053586A JPS59180324A (ja) | 1983-03-31 | 1983-03-31 | 半導体記憶装置 |
Publications (2)
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Family
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Family Applications (1)
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- 1984-03-29 US US06/594,630 patent/US4597063A/en not_active Expired - Lifetime
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01169063U (ja) * | 1988-05-20 | 1989-11-29 | ||
| JPH0548224A (ja) * | 1991-08-16 | 1993-02-26 | Matsushita Electric Ind Co Ltd | プリント基板 |
Also Published As
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| US4597063A (en) | 1986-06-24 |
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| JPS59180324A (ja) | 1984-10-13 |
| DE3484630D1 (de) | 1991-07-04 |
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