JPS6336071B2 - - Google Patents
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- Publication number
- JPS6336071B2 JPS6336071B2 JP56192937A JP19293781A JPS6336071B2 JP S6336071 B2 JPS6336071 B2 JP S6336071B2 JP 56192937 A JP56192937 A JP 56192937A JP 19293781 A JP19293781 A JP 19293781A JP S6336071 B2 JPS6336071 B2 JP S6336071B2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- time
- drive circuit
- resistor
- magnetic bubble
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 239000003990 capacitor Substances 0.000 claims description 11
- 230000003111 delayed effect Effects 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 7
- 230000000694 effects Effects 0.000 description 4
- 238000007493 shaping process Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
- G11C19/02—Digital stores in which the information is moved stepwise, e.g. shift registers using magnetic elements
- G11C19/08—Digital stores in which the information is moved stepwise, e.g. shift registers using magnetic elements using thin films in plane structure
- G11C19/0858—Generating, replicating or annihilating magnetic domains (also comprising different types of magnetic domains, e.g. "Hard Bubbles")
Description
【発明の詳細な説明】
本発明は磁気バブルメモリ駆動回路、特に磁気
バブルメモリ素子の磁気バブル発生回路（ジエネ
レータ）に印加される磁気バブル書き込み用パル
スの立下り時間のみを独立して変えることができ
るようにした磁気バブルメモリ駆動回路に関する
ものである。
バブルメモリ素子の磁気バブル発生回路（ジエネ
レータ）に印加される磁気バブル書き込み用パル
スの立下り時間のみを独立して変えることができ
るようにした磁気バブルメモリ駆動回路に関する
ものである。
一般に磁気バブルメモリ素子において、磁気バ
ブルを発生させるジエネレータの駆動回路は、ジ
エネレータの磁気バブル書き込み特性の向上およ
び書き込みエラーの低減などの目的として磁気バ
ブル発生用パルスの立上り時定数を早くし、立下
りを遅くするという波形整形が行なわれている。
ブルを発生させるジエネレータの駆動回路は、ジ
エネレータの磁気バブル書き込み特性の向上およ
び書き込みエラーの低減などの目的として磁気バ
ブル発生用パルスの立上り時定数を早くし、立下
りを遅くするという波形整形が行なわれている。
第１図ａ，ｂ，ｃは従来より一般的に用いられ
ている磁気バブル発生用ジエネレータ駆動回路の
一例を説明する図である。同図ａにおいて、１は
同図ｂに示した入力パルスP1を入力とするプリ
ドライバ用トランジスタ、２はドライブ用トラン
ジスタ、R1，R2はプリドライバ用トランジスタ
をオンするバイアス抵抗、R3は負荷（ジエネレ
ータ）３に流す負荷電流（パルス発生電流）を決
める電流制限抵抗であり、この電流制限抵抗R3
はR3≪R1，R2の条件を有している。Ｃは電源Ｖ
とドライブ用トランジスタ３のベース間に接続さ
れたコンデンサである。
ている磁気バブル発生用ジエネレータ駆動回路の
一例を説明する図である。同図ａにおいて、１は
同図ｂに示した入力パルスP1を入力とするプリ
ドライバ用トランジスタ、２はドライブ用トラン
ジスタ、R1，R2はプリドライバ用トランジスタ
をオンするバイアス抵抗、R3は負荷（ジエネレ
ータ）３に流す負荷電流（パルス発生電流）を決
める電流制限抵抗であり、この電流制限抵抗R3
はR3≪R1，R2の条件を有している。Ｃは電源Ｖ
とドライブ用トランジスタ３のベース間に接続さ
れたコンデンサである。
このような構成されたジエネレータ駆動回路に
おいて、トランジスタ１，２がオンとなると、負
荷３には同図Ｃで示したようにスイツチング特性
を有する出力パルスP2が流れる。この場合、こ
の出力パルスP2の立上り時間（オンタイム）の
時定数τ1は抵抗R1とR2との並列抵抗値と、コン
デンサＣとの積、すなわちτ1≒R1・R2C／R1＋
R2となり、立下り時間（オフタイム）の時定数
τ2は抵抗R1とコンデンサＣとの積、すなわちτ2≒
R1・Ｃとなる。そして、この出力パルスP2の立
下り時間（オフタイム）を長くするるには抵抗
R1を大きくする必要がある。ところが、ドライ
ブ用トランジスタ２のエミツタに低抵抗R3を接
続して負荷（ジエネレータ）３の変動に対して定
電流特性を持たせた定電流スイツチ回路では抵抗
R1とR2とがほぼ同程度の抵抗値の組合せとなる
ため、抵抗R1とR2の比をそれほど大きくとれず、
したがつて出力パルスP2の立下り時間（オフタ
イム）のみを遅くすることができないという欠点
があつた。また、ドライブ用トランジスタ２のベ
ースバイアス電流の規定により、抵抗R1および
R2を大きくするのに制限があり、遅延時間を長
くするにはコンデンサＣの容量を大きくしなけれ
ばならないという欠点があつた。
おいて、トランジスタ１，２がオンとなると、負
荷３には同図Ｃで示したようにスイツチング特性
を有する出力パルスP2が流れる。この場合、こ
の出力パルスP2の立上り時間（オンタイム）の
時定数τ1は抵抗R1とR2との並列抵抗値と、コン
デンサＣとの積、すなわちτ1≒R1・R2C／R1＋
R2となり、立下り時間（オフタイム）の時定数
τ2は抵抗R1とコンデンサＣとの積、すなわちτ2≒
R1・Ｃとなる。そして、この出力パルスP2の立
下り時間（オフタイム）を長くするるには抵抗
R1を大きくする必要がある。ところが、ドライ
ブ用トランジスタ２のエミツタに低抵抗R3を接
続して負荷（ジエネレータ）３の変動に対して定
電流特性を持たせた定電流スイツチ回路では抵抗
R1とR2とがほぼ同程度の抵抗値の組合せとなる
ため、抵抗R1とR2の比をそれほど大きくとれず、
したがつて出力パルスP2の立下り時間（オフタ
イム）のみを遅くすることができないという欠点
があつた。また、ドライブ用トランジスタ２のベ
ースバイアス電流の規定により、抵抗R1および
R2を大きくするのに制限があり、遅延時間を長
くするにはコンデンサＣの容量を大きくしなけれ
ばならないという欠点があつた。
したがつ本発明は、ベースバイアス抵抗とは独
立に抵抗とコンデンサとを設け、立下り時にはベ
ースバイアス抵抗回路を切り離すダイオードを接
続することによつて、立下り時間（オフタイム）
のみを単独に遅らせかつ遅延時間を長くするのに
大容量のコンデンサを不要とした磁気バブルメモ
リ駆動回路を提供することを目的としている。
立に抵抗とコンデンサとを設け、立下り時にはベ
ースバイアス抵抗回路を切り離すダイオードを接
続することによつて、立下り時間（オフタイム）
のみを単独に遅らせかつ遅延時間を長くするのに
大容量のコンデンサを不要とした磁気バブルメモ
リ駆動回路を提供することを目的としている。
以下図面を用いて本発明の実施例を詳細に説明
する。
する。
第２図ａ，ｂ，ｃは本発明による磁気バブルメ
モリ駆動回路に係わる磁気バブル発生用ジエネレ
ータ駆動回路の一例を示す図であり、第１図と同
記号は同一要素となるので、その説明は省略す
る。第２図ａにおいて、ドライブ用トランジスタ
２のベースバイアス抵抗R1とR2との接続点と、
ドライブ用トランジスタ２のベースとの間には、
立下り時間のみにベースバイアス抵抗R1，R2を
切り離すダイオード４が接続され、かつ電源Ｖと
ドライブ側トランジスタ２のベースとの間にはオ
フタイム時の時定数決定用抵抗R4が接続されて
いる。この場合、各抵抗R1〜R4は、R3≪R1，
R2，R4でかつR4≫R1，R2の条件を有している。
モリ駆動回路に係わる磁気バブル発生用ジエネレ
ータ駆動回路の一例を示す図であり、第１図と同
記号は同一要素となるので、その説明は省略す
る。第２図ａにおいて、ドライブ用トランジスタ
２のベースバイアス抵抗R1とR2との接続点と、
ドライブ用トランジスタ２のベースとの間には、
立下り時間のみにベースバイアス抵抗R1，R2を
切り離すダイオード４が接続され、かつ電源Ｖと
ドライブ側トランジスタ２のベースとの間にはオ
フタイム時の時定数決定用抵抗R4が接続されて
いる。この場合、各抵抗R1〜R4は、R3≪R1，
R2，R4でかつR4≫R1，R2の条件を有している。
このような構成によると、プリドライバ用トラ
ンジスタ１に同図ｂで示した入力パルスP1が入
力されると、負荷（ジエネレータ）３には同図ｃ
で示したスイツチング特性を有する出力パルス
P2′が流れる。この場合、この出力パルスP2′の立
上り時間（オンタイム）の時定数τ1′は抵抗R1，
R2およびR4の３個の抵抗の並列抵抗値とコンデ
ンサＣとの積で決定され、立下り時間（オフタイ
ム）の時定数τ2′は抵抗R4とコンデンサＣとの積
で決定される。したがつて抵抗R1，R2に比較し
て抵抗R4を十分に大きな低抗値とし、コンデン
サＣを小さな容量にすることによつて、立上り時
間（オンタイム）の遅れ時間を十分に小さくする
ことができ、立下り時間（オフタイム）の時定数
のみを長くすることができる。
ンジスタ１に同図ｂで示した入力パルスP1が入
力されると、負荷（ジエネレータ）３には同図ｃ
で示したスイツチング特性を有する出力パルス
P2′が流れる。この場合、この出力パルスP2′の立
上り時間（オンタイム）の時定数τ1′は抵抗R1，
R2およびR4の３個の抵抗の並列抵抗値とコンデ
ンサＣとの積で決定され、立下り時間（オフタイ
ム）の時定数τ2′は抵抗R4とコンデンサＣとの積
で決定される。したがつて抵抗R1，R2に比較し
て抵抗R4を十分に大きな低抗値とし、コンデン
サＣを小さな容量にすることによつて、立上り時
間（オンタイム）の遅れ時間を十分に小さくする
ことができ、立下り時間（オフタイム）の時定数
のみを長くすることができる。
第３図は本発明による磁気バブルメモリ駆動回
路に係わる磁気バブル発生用ジエネレータ駆動回
路の他の実施例を示す回路図であり、前述の図と
同記号は同一要素となるのでその説明は省略す
る。同図において、第２図と異なる点は、コンデ
ンサＣを、ドライバ用トランジスタ２のベースと
グランドとの間に接続したものである。このよう
な構成においても、第２図ａ，ｂ，ｃで説明した
動作と全く同様となり、前述と全く同様の効果が
得られる。
路に係わる磁気バブル発生用ジエネレータ駆動回
路の他の実施例を示す回路図であり、前述の図と
同記号は同一要素となるのでその説明は省略す
る。同図において、第２図と異なる点は、コンデ
ンサＣを、ドライバ用トランジスタ２のベースと
グランドとの間に接続したものである。このよう
な構成においても、第２図ａ，ｂ，ｃで説明した
動作と全く同様となり、前述と全く同様の効果が
得られる。
第４図、第５図は本発明による磁気バブルメモ
リ駆動回路に係わる磁気バブル発生用ジエネレー
タ駆動回路のさらに他の実施例を示す回路図であ
り、前述の図と同記号は同一要素となるのでその
説明は省略する。これらの図において、前述の図
と異なる点は、上記実施例においてはPNPトラ
ンジスタを使用したものに対してNPNトランジ
スタを用いたものである。このような構成におい
ても前述と全く同様の効果を得ることができる。
リ駆動回路に係わる磁気バブル発生用ジエネレー
タ駆動回路のさらに他の実施例を示す回路図であ
り、前述の図と同記号は同一要素となるのでその
説明は省略する。これらの図において、前述の図
と異なる点は、上記実施例においてはPNPトラ
ンジスタを使用したものに対してNPNトランジ
スタを用いたものである。このような構成におい
ても前述と全く同様の効果を得ることができる。
また、上記実施例において、抵抗R1の代りに
ツエナーダイオード、サーミスタ等を用いたジエ
ネレータ駆動回路に適用しても前述と全く同様の
効果が得られることは明らかである。
ツエナーダイオード、サーミスタ等を用いたジエ
ネレータ駆動回路に適用しても前述と全く同様の
効果が得られることは明らかである。
以上説明したように本発明によれば、立上り時
間が早く、かつ立下り時間の遅い磁気バブル発生
用パルスが容易に得られるので、磁気バブル書き
込み特性を大幅に向上させ、かつ磁気バブル書き
込みエラーの全く発生しない高性能、高品質およ
び高信頼性を有する磁気バブルメモリ駆動回路が
得られるなどの極めて優れた効果が得られる。
間が早く、かつ立下り時間の遅い磁気バブル発生
用パルスが容易に得られるので、磁気バブル書き
込み特性を大幅に向上させ、かつ磁気バブル書き
込みエラーの全く発生しない高性能、高品質およ
び高信頼性を有する磁気バブルメモリ駆動回路が
得られるなどの極めて優れた効果が得られる。
第１図ａ，ｂ，ｃは従来のジエネレータ駆動回
路の一例を説明する図、第２図ａ，ｂ，ｃは本発
明によるジエネレータ駆動回路の一例を説明する
図、第３図ないし第５図は本発明によるジエネレ
ータ駆動回路の他の実施例を説明するための図で
ある。 １……プリドライバ用トランジスタ、２……ド
ライバ用トランジスタ、３……負荷（ジエネレー
タ）、４……ダイオード。
路の一例を説明する図、第２図ａ，ｂ，ｃは本発
明によるジエネレータ駆動回路の一例を説明する
図、第３図ないし第５図は本発明によるジエネレ
ータ駆動回路の他の実施例を説明するための図で
ある。 １……プリドライバ用トランジスタ、２……ド
ライバ用トランジスタ、３……負荷（ジエネレー
タ）、４……ダイオード。
Claims (1)
- １ 電源とアース間に分割抵抗を介して直列接続
されかつ矩形波パルスを入力とする第１のトラン
ジスタと、前記分割抵抗間に入力端が接続されか
つ前記電源とアース間に負荷と直列接続されて該
負荷に台形波パルスを出力する第２のトランジス
タとを備えた磁気バブルメモリ駆動回路におい
て、前記分割抵抗と前記第２のトランジスタの入
力端間にダイオードを接続し、かつ前記第２のト
ランジスタの入力端と前記電源またはアース間と
の間にコンデンサ、抵抗を接続し、第２のトラン
ジスタのオフタイムのみを遅らせることを特徴と
した磁気バブルメモリ駆動回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56192937A JPS5897186A (ja) | 1981-12-02 | 1981-12-02 | 磁気バブルメモリ駆動回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56192937A JPS5897186A (ja) | 1981-12-02 | 1981-12-02 | 磁気バブルメモリ駆動回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5897186A JPS5897186A (ja) | 1983-06-09 |
| JPS6336071B2 true JPS6336071B2 (ja) | 1988-07-19 |
Family
ID=16299477
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56192937A Granted JPS5897186A (ja) | 1981-12-02 | 1981-12-02 | 磁気バブルメモリ駆動回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5897186A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58218094A (ja) * | 1982-06-11 | 1983-12-19 | Hitachi Ltd | 磁気バブルメモリ駆動回路 |
-
1981
- 1981-12-02 JP JP56192937A patent/JPS5897186A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5897186A (ja) | 1983-06-09 |
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