JPS6336150B2 - - Google Patents
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- Publication number
- JPS6336150B2 JPS6336150B2 JP56062096A JP6209681A JPS6336150B2 JP S6336150 B2 JPS6336150 B2 JP S6336150B2 JP 56062096 A JP56062096 A JP 56062096A JP 6209681 A JP6209681 A JP 6209681A JP S6336150 B2 JPS6336150 B2 JP S6336150B2
- Authority
- JP
- Japan
- Prior art keywords
- insulating film
- semiconductor layer
- forming
- gate electrode
- film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/80—FETs having rectifying junction gate electrodes
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- Weting (AREA)
- Junction Field-Effect Transistors (AREA)
- Electrodes Of Semiconductors (AREA)
Description
【発明の詳細な説明】
本発明は、マイクロ波特性が良好で、しかも製
造が容易なシヨツトキ−ゲート電界効果トランジ
スタに関するものである。
造が容易なシヨツトキ−ゲート電界効果トランジ
スタに関するものである。
従来のシヨツトキゲート電界効果トランジスタ
の一般的な構造は、第１図の断面図に例示するよ
うに、GaAsなどの半絶縁性、半導体基板１１の
表面にエピタキシヤル成長やイオン注入によつて
一様な厚さのｎ型動作層１２を形成したのち、こ
の動作層の表面に金属を蒸着させる方法等により
ソース電極１３、ドレイン電極１４及びシヨツト
キゲート電極１５を形成したものである。このよ
うな従来構造のシヨツトキゲート電界効果トラン
ジスタにおいては、ゲート・ソース間抵抗が大き
いと、このトランジスタのマイクロ波特性、特に
雑音特性が劣化することが知られている。マイク
ロ波特性を改良するにはゲート・ソース間抵抗を
下げることが必要であり、この目的を達成するに
は、動作層１２のキヤリア濃度を高めるか又は動
作層を厚くすることが必要であるか、いずれの方
法においてもピンチオフ電圧が過大になるという
問題を生ずる。また、キヤリア濃度を高めた場合
には、ゲートの耐圧が小さくなるという問題がさ
らに生ずる。
の一般的な構造は、第１図の断面図に例示するよ
うに、GaAsなどの半絶縁性、半導体基板１１の
表面にエピタキシヤル成長やイオン注入によつて
一様な厚さのｎ型動作層１２を形成したのち、こ
の動作層の表面に金属を蒸着させる方法等により
ソース電極１３、ドレイン電極１４及びシヨツト
キゲート電極１５を形成したものである。このよ
うな従来構造のシヨツトキゲート電界効果トラン
ジスタにおいては、ゲート・ソース間抵抗が大き
いと、このトランジスタのマイクロ波特性、特に
雑音特性が劣化することが知られている。マイク
ロ波特性を改良するにはゲート・ソース間抵抗を
下げることが必要であり、この目的を達成するに
は、動作層１２のキヤリア濃度を高めるか又は動
作層を厚くすることが必要であるか、いずれの方
法においてもピンチオフ電圧が過大になるという
問題を生ずる。また、キヤリア濃度を高めた場合
には、ゲートの耐圧が小さくなるという問題がさ
らに生ずる。
このような問題を解決するため、第２図に例示
するように、ピンチオフ電圧を支配するゲート直
下の動作層１２′の厚みを所望値に保つたまま、
ソース電極近傍の動作層１２″の厚みを大きくす
る構造が提案されている。この構造は、まずソー
ス電極１３及びドレイン電極１４直下の厚みに相
当する一様な厚みの動作層を形成したのち、ゲー
ト電極１５の直下となるべき箇所１２′のみをエ
ツチング等により薄くしたのち、各電極１３，１
４及び１５を形成している。
するように、ピンチオフ電圧を支配するゲート直
下の動作層１２′の厚みを所望値に保つたまま、
ソース電極近傍の動作層１２″の厚みを大きくす
る構造が提案されている。この構造は、まずソー
ス電極１３及びドレイン電極１４直下の厚みに相
当する一様な厚みの動作層を形成したのち、ゲー
ト電極１５の直下となるべき箇所１２′のみをエ
ツチング等により薄くしたのち、各電極１３，１
４及び１５を形成している。
しかしながらこのような構造では、動作層表面
が平坦でないから電極形成のための微細なホトリ
ソグラフイ等が困難であるばかりでなく、動作層
のエツチング制御に極めて厳しい精度が要求され
るために歩留りが低くなつてしまう欠点がある。
が平坦でないから電極形成のための微細なホトリ
ソグラフイ等が困難であるばかりでなく、動作層
のエツチング制御に極めて厳しい精度が要求され
るために歩留りが低くなつてしまう欠点がある。
本発明は上述した従来の問題点に鑑みてなされ
たものであり、その目的とするところは、マイク
ロ波特性が良好なシヨツトキゲート電界効果トラ
ンジスタを、歩留りよく簡単な工程で製造できる
方法を提供することにある。
たものであり、その目的とするところは、マイク
ロ波特性が良好なシヨツトキゲート電界効果トラ
ンジスタを、歩留りよく簡単な工程で製造できる
方法を提供することにある。
本発明は、半絶縁性の半導体基板上に形成され
た一導電型の半導体層上に、この半導体層と同一
の導電型の半導体層を形成するドーパントを含ん
だシリカエマルジヨンを塗布する工程と、低温で
熱処理してシリカエマルジヨンをSiO2の絶縁膜
に変える工程と、絶縁膜の一部を断面逆メサ状の
ストライプにエツチング除去する工程と、全面に
窒化シリコン膜を形成する工程と、高温で熱処理
し、上記ドーパントを上記半導体層中に拡散する
工程と、上記窒化シリコン膜を除去する工程と、
ゲート電極を形成する金属を全面に蒸着し、上記
絶縁膜を除去してゲート電極をリフトオフ法で形
成する工程と、ゲート電極に対し互いに反対側に
一対のオーミツク電極を形成する工程とを含むこ
とを特徴とする。
た一導電型の半導体層上に、この半導体層と同一
の導電型の半導体層を形成するドーパントを含ん
だシリカエマルジヨンを塗布する工程と、低温で
熱処理してシリカエマルジヨンをSiO2の絶縁膜
に変える工程と、絶縁膜の一部を断面逆メサ状の
ストライプにエツチング除去する工程と、全面に
窒化シリコン膜を形成する工程と、高温で熱処理
し、上記ドーパントを上記半導体層中に拡散する
工程と、上記窒化シリコン膜を除去する工程と、
ゲート電極を形成する金属を全面に蒸着し、上記
絶縁膜を除去してゲート電極をリフトオフ法で形
成する工程と、ゲート電極に対し互いに反対側に
一対のオーミツク電極を形成する工程とを含むこ
とを特徴とする。
本発明によれば、シリカエマルジヨンの塗布膜
を低温で熱処理することにより、SiO2の絶縁膜
が形成されるが、この絶縁膜のエツチングレート
は深さ方向に異なることになる。すなわち、絶縁
膜の表面側はエツチヤントに対して最も硬くな
り、深くなる（半導体基板に近くなる）につれて
軟くなる。従つて、エツチングにより断面を逆メ
サ状とできるので、従来技術のように２層のマス
クの下側マスクをアンダーカツトしたりする必要
はない。
を低温で熱処理することにより、SiO2の絶縁膜
が形成されるが、この絶縁膜のエツチングレート
は深さ方向に異なることになる。すなわち、絶縁
膜の表面側はエツチヤントに対して最も硬くな
り、深くなる（半導体基板に近くなる）につれて
軟くなる。従つて、エツチングにより断面を逆メ
サ状とできるので、従来技術のように２層のマス
クの下側マスクをアンダーカツトしたりする必要
はない。
以下本発明の詳細を実施例によつて説明する。
第３図は、本発明によるシヨツトキゲート電界効
果トランジスタの製造方法の一例を示す断面図で
ある。まず、第３図ａに示すように半絶縁性
GaAs基板１６の表面に 28Si+イオンを注入して
一様な厚みの動作層１７を形成する。この動作層
の厚み及びキヤリヤ濃度は所望のピンチオフ電圧
を実現する値に選択される。例えば、ピンチオフ
電圧2.2Vを実現するために、キヤリア濃度1017cm
-3程度、厚み0.1μｍ程度の動作層を形成する必要
があり、イオン注入の条件の一例として注入エネ
ルギー120KeV、注入量２×1012ドーズ／cm2（た
だし活性率を100％とする）が選択される。
第３図は、本発明によるシヨツトキゲート電界効
果トランジスタの製造方法の一例を示す断面図で
ある。まず、第３図ａに示すように半絶縁性
GaAs基板１６の表面に 28Si+イオンを注入して
一様な厚みの動作層１７を形成する。この動作層
の厚み及びキヤリヤ濃度は所望のピンチオフ電圧
を実現する値に選択される。例えば、ピンチオフ
電圧2.2Vを実現するために、キヤリア濃度1017cm
-3程度、厚み0.1μｍ程度の動作層を形成する必要
があり、イオン注入の条件の一例として注入エネ
ルギー120KeV、注入量２×1012ドーズ／cm2（た
だし活性率を100％とする）が選択される。
一様な厚さの動作層１７を形成したのち、第３
図ｂに示すように、その上にSnを含んだシリカ
エマルジヨンをスピンナで約0.5μ塗布し、N2雰
囲気中400℃20分熱処理を行なう。この熱処理に
よりシリカエマルジヨンはSiO2膜１８になる。
なお、このときにSiO2膜１８は表面側でエツチ
ヤントに対して最も硬くなり、深さ方向に次第に
軟くなる。これは、低温の熱処理の過程で、表面
が緻密なSiO2となり、深くなるにつれて粗い
SiO2になるためと考えられる。次にフオトレジ
ストのパターン１９を形成し、これをマスクとし
て希HF系エツチヤントを用いてSnドープのSiO2
膜１８をエツチングする。このときSiO2膜のエ
ツチング断面は、第３図ｃに示した様に逆メサ状
の断面となる。次にレジスト１９を除去し、プラ
ズマCVD装置を用いてSi3N4膜２０を厚さ1000Å
形成し（第３図ｄ）、900℃30分間N2雰囲気中で
熱処理を行ない高キヤリヤ密度のオーミツク領域
２１を形成する。次に、CF4によるプラズマエツ
チでSi3N4膜２０を除去し、Al２２を3000Åの厚
さ全面に蒸着する（第３図ｅ）。この後SiO2膜１
８を希HFとCH3COOHの混合エツチヤントを用
いてエツチングし、リフトオフによりAlのシヨ
ツトキ電極２２を形成し、最後にシヨツトキ電極
２２に対し互いに反対側にAuGeNiによる二つの
オーミツク電極２３，２４を形成する。（第３図
ｆ）。
図ｂに示すように、その上にSnを含んだシリカ
エマルジヨンをスピンナで約0.5μ塗布し、N2雰
囲気中400℃20分熱処理を行なう。この熱処理に
よりシリカエマルジヨンはSiO2膜１８になる。
なお、このときにSiO2膜１８は表面側でエツチ
ヤントに対して最も硬くなり、深さ方向に次第に
軟くなる。これは、低温の熱処理の過程で、表面
が緻密なSiO2となり、深くなるにつれて粗い
SiO2になるためと考えられる。次にフオトレジ
ストのパターン１９を形成し、これをマスクとし
て希HF系エツチヤントを用いてSnドープのSiO2
膜１８をエツチングする。このときSiO2膜のエ
ツチング断面は、第３図ｃに示した様に逆メサ状
の断面となる。次にレジスト１９を除去し、プラ
ズマCVD装置を用いてSi3N4膜２０を厚さ1000Å
形成し（第３図ｄ）、900℃30分間N2雰囲気中で
熱処理を行ない高キヤリヤ密度のオーミツク領域
２１を形成する。次に、CF4によるプラズマエツ
チでSi3N4膜２０を除去し、Al２２を3000Åの厚
さ全面に蒸着する（第３図ｅ）。この後SiO2膜１
８を希HFとCH3COOHの混合エツチヤントを用
いてエツチングし、リフトオフによりAlのシヨ
ツトキ電極２２を形成し、最後にシヨツトキ電極
２２に対し互いに反対側にAuGeNiによる二つの
オーミツク電極２３，２４を形成する。（第３図
ｆ）。
本発明による製造方法によるとシヨツトキゲー
ト電極を高キヤリヤ密度のオーミツク領域の間に
セルフアラインメントで形成することができる。
またゲート電極とオーミツク領域との距離を極め
て短くすることができるので、従来技術に比べソ
ースゲート間の抵抗を低減させることができ良好
なマイクロ波特性を得ることが可能となる。
ト電極を高キヤリヤ密度のオーミツク領域の間に
セルフアラインメントで形成することができる。
またゲート電極とオーミツク領域との距離を極め
て短くすることができるので、従来技術に比べソ
ースゲート間の抵抗を低減させることができ良好
なマイクロ波特性を得ることが可能となる。
本発明においては、半導体材料を何ら制御する
ものでなく、実施例の如きGaAsを始めとして、
Si等の単元素半導体やInP等の他の化合物半導体
にあまねく敷衍し得るものである。
ものでなく、実施例の如きGaAsを始めとして、
Si等の単元素半導体やInP等の他の化合物半導体
にあまねく敷衍し得るものである。
このとき拡散に用いるシリカエマルジヨン中の
ドーパントは、それぞれの半導体材料に対してオ
ーミツク領域を形成するものであることはもちろ
んである。
ドーパントは、それぞれの半導体材料に対してオ
ーミツク領域を形成するものであることはもちろ
んである。
以上本発明によるシヨツトキゲート型電界効果
トランジスタの製造方法は、オーミツク領域とゲ
ート電極間の距離を極めて短くできるため従来技
術に比べソース・ゲート間の抵抗を低減させるこ
とができ良好なマイクロ波特性を得ることができ
ると同時に、ゲート電極をオーミツク領域に対し
てセルフアラインメントで形成できるため高歩留
りが期待でき、しかも簡単な工程であるので、そ
の工業的価値は極めて大きい。
トランジスタの製造方法は、オーミツク領域とゲ
ート電極間の距離を極めて短くできるため従来技
術に比べソース・ゲート間の抵抗を低減させるこ
とができ良好なマイクロ波特性を得ることができ
ると同時に、ゲート電極をオーミツク領域に対し
てセルフアラインメントで形成できるため高歩留
りが期待でき、しかも簡単な工程であるので、そ
の工業的価値は極めて大きい。
第１図、第２図は従来技術によるシヨツトキゲ
ート型電界効果トランジスタの断面図である。 図中、１１は半絶縁性半導体基板、１２は動作
層、１３はソース電極、１４はドレイン電極、１
５はシヨツトキ電極である。 第３図ａ〜ｆは本発明によるシヨツトキゲート
型電界効果トランジスタの製造方法の説明図であ
り、各製造プロセスの素子構造の断面図である。 図中、１６は半絶縁性半導体基板、１７は動作
層、１８は拡散用ドーパントを含んだSiO2膜、
１９はレジスト、２０は窒化膜、２１は拡散によ
り形成されたオーミツク領域、２２はゲート電
極、２３はオーミツク電極である。
ート型電界効果トランジスタの断面図である。 図中、１１は半絶縁性半導体基板、１２は動作
層、１３はソース電極、１４はドレイン電極、１
５はシヨツトキ電極である。 第３図ａ〜ｆは本発明によるシヨツトキゲート
型電界効果トランジスタの製造方法の説明図であ
り、各製造プロセスの素子構造の断面図である。 図中、１６は半絶縁性半導体基板、１７は動作
層、１８は拡散用ドーパントを含んだSiO2膜、
１９はレジスト、２０は窒化膜、２１は拡散によ
り形成されたオーミツク領域、２２はゲート電
極、２３はオーミツク電極である。
Claims (1)
- 【特許請求の範囲】 １ 半絶縁性の半導体基板上に形成された一導電
型の半導体層上に、該半導体層と同一の導電型の
半導体層を形成するドーパントを含んだシリカエ
マルジヨンを塗布する工程と、 低温で熱処理して前記シリカエマルジヨンを
SiO2の絶縁膜に変える工程と、 前記絶縁膜の一部を断面逆メサ状のストライプ
にエツチング除去する工程と、 全面に窒化シリコン膜を形成する工程と、 高温で熱処理し、前記ドーパントを前記半導体
層中に拡散する工程と、 前記窒化シリコン膜を除去する工程と、 ゲート電極を形成する金属を全面に蒸着し、前
記絶縁膜を除去してゲート電極をリフトオフ法で
形成する工程と、 前記ゲート電極に対し互いに反対側に一対のオ
ーミツク電極を形成する工程とを含む電界効果ト
ランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56062096A JPS57176775A (en) | 1981-04-23 | 1981-04-23 | Manufacture of field effect transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56062096A JPS57176775A (en) | 1981-04-23 | 1981-04-23 | Manufacture of field effect transistor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57176775A JPS57176775A (en) | 1982-10-30 |
| JPS6336150B2 true JPS6336150B2 (ja) | 1988-07-19 |
Family
ID=13190174
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56062096A Granted JPS57176775A (en) | 1981-04-23 | 1981-04-23 | Manufacture of field effect transistor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57176775A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60206177A (ja) * | 1984-03-30 | 1985-10-17 | Fujitsu Ltd | 半導体装置の製造方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5644582B2 (ja) * | 1973-08-13 | 1981-10-20 |
-
1981
- 1981-04-23 JP JP56062096A patent/JPS57176775A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57176775A (en) | 1982-10-30 |
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