JPS60206177A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS60206177A JPS60206177A JP59063947A JP6394784A JPS60206177A JP S60206177 A JPS60206177 A JP S60206177A JP 59063947 A JP59063947 A JP 59063947A JP 6394784 A JP6394784 A JP 6394784A JP S60206177 A JPS60206177 A JP S60206177A
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- H10D30/40—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels
- H10D30/47—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels having two-dimensional [2D] charge carrier gas channels, e.g. nanoribbon FETs or high electron mobility transistors [HEMT]
- H10D30/471—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT]
- H10D30/475—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT] having wider bandgap layer formed on top of lower bandgap active layer, e.g. undoped barrier HEMTs such as i-AlGaN/GaN HEMTs
- H10D30/4755—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT] having wider bandgap layer formed on top of lower bandgap active layer, e.g. undoped barrier HEMTs such as i-AlGaN/GaN HEMTs having wide bandgap charge-carrier supplying layers, e.g. modulation doped HEMTs such as n-AlGaAs/GaAs HEMTs
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- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ＩＬ） 発明の技術分野
不発［ＪＪに半導体装置の製造方法、特に変調ドーピン
グの特性全損う仁となく高誤度で印い不純物導入領域を
形成する半導体装置の製造方法に関する。
グの特性全損う仁となく高誤度で印い不純物導入領域を
形成する半導体装置の製造方法に関する。
（ｂ〕 技術の背景
現在はシリコン（Ｓｉ）牛得体装置が主力とされている
が、８１半導体装置の高速化はキャリアの移動度などの
Ｓｉの物性により制約うれろｔ：めに、キャリア移動度
がＳｔよｊ）遥かに大きい砒化ガリウム（ＧａＡｓ）な
どの化合物半尋体會用いて、尚連化、低消費電力化全実
現する努力が重ねられている。
が、８１半導体装置の高速化はキャリアの移動度などの
Ｓｉの物性により制約うれろｔ：めに、キャリア移動度
がＳｔよｊ）遥かに大きい砒化ガリウム（ＧａＡｓ）な
どの化合物半尋体會用いて、尚連化、低消費電力化全実
現する努力が重ねられている。
従来の構造のＳｔもしくはＧａＡｓ等の化合物音用いた
半導体装置においては、キャリアは不純物イオンが存在
している正間金移動する。仁の移動に際してキャリアは
格子振動および不純物イオンによって散乱を受けるが、
格子振ｗＪｖｃよる散乱の確率ケ小さくするために温度
を低下させると、イオン化不純物散乱の確率が大きくな
って、キャリアの移動度がこれによって制限される。・
この不純物散乱効果全排除するために不純物が添加され
る領域と、キャリアが移動する領域とを空間的に分離し
て、特に低温におけるキャリアの移動度を増大せしめた
ヘテロ接合形電界効果トランジスタ（以下へテロ接合Ｆ
ＩＴと略称する）によって一層の高速化が実現されてい
る０Ｃｃ） 従来技術と問題点 従米知られているヘテロ接合ＦＥＴの一例を第１図（ａ
）に示す。半絶縁性ＧａＡｓ基板１上にＧａＡｓ層２と
これより°電子親和力の小さい砒化アルミニウム・ガリ
ウム（ＡｔＧａＡｓ ）層３とが設けられて、両層の界
＠はヘテロ接合全形成している。ＡｔＧａＡｓ層３にド
ナー不純物としてシリコン（８１）が導入されてｎ型と
なっており、ＧａＡｓ層２にノンドープのＬ型である。
半導体装置においては、キャリアは不純物イオンが存在
している正間金移動する。仁の移動に際してキャリアは
格子振動および不純物イオンによって散乱を受けるが、
格子振ｗＪｖｃよる散乱の確率ケ小さくするために温度
を低下させると、イオン化不純物散乱の確率が大きくな
って、キャリアの移動度がこれによって制限される。・
この不純物散乱効果全排除するために不純物が添加され
る領域と、キャリアが移動する領域とを空間的に分離し
て、特に低温におけるキャリアの移動度を増大せしめた
ヘテロ接合形電界効果トランジスタ（以下へテロ接合Ｆ
ＩＴと略称する）によって一層の高速化が実現されてい
る０Ｃｃ） 従来技術と問題点 従米知られているヘテロ接合ＦＥＴの一例を第１図（ａ
）に示す。半絶縁性ＧａＡｓ基板１上にＧａＡｓ層２と
これより°電子親和力の小さい砒化アルミニウム・ガリ
ウム（ＡｔＧａＡｓ ）層３とが設けられて、両層の界
＠はヘテロ接合全形成している。ＡｔＧａＡｓ層３にド
ナー不純物としてシリコン（８１）が導入されてｎ型と
なっており、ＧａＡｓ層２にノンドープのＬ型である。
ｎ型ＡｔＧａＡａ Ｉ曽３（電子供給層という）からｌ
型ＧａＡｓ層２（チャネル層という）へ遷移した電子に
よって２次元電子ガス２人かへテロ接合界面近傍に生成
され、七〇電子一度をゲート電極４に印加される電圧で
制御することによって、ソース電極５と士壬ヰ１１鷺４
祐れる。この様にヘテロ摺合ＩＴのチャネルである２次
元電子ガス２人がノンドープの半導体１９ンに形成され
、更にＡｔＧａＡｓ ｌ＠３の＾１Ｊ記ヘデロ接合近傍
ににノンドープのスベー＋）−領域が追常設けられて、
高い電子移動度が得られている。、このヘテロ接合ＦＥ
Ｔのソース電極５及びドレイン電極６と２次元電子ガス
２八〇）領」或との同は、低い抵抗飢で専通しているこ
とが８豐である。このために本特許出願人に先に特願昭
５６−７７６５７号によって、第１図Φンに例示する如
く、ゲート′電極４が設けられる領ｆｉ以外のＡｔＱａ
Ａｓｌ曽３上に出力電極接続層としてＧａＡｓ層７を形
成し、このＧａＡｓ ＩｔＷ ７上にソース電極５及び
ドレイン電極６を設けた半導体装置を提供している。こ
のＧａＡｓ層７は通常シリコンがドープされたｎ血とさ
れているが、その濃度は１〜２ Ｘ ｌ Ｏ” （ｃｍ
−” 〕程度に止まる。このｎ Ｗ ＧａＡｓ ＋＝
７にＡｕＧｅ ／Ａｕ ％によってオーミック電極全配
設し、４５０℃、５分程フズ“〆？１ 度の合金化工程を施し、オーミック＄珍ヲ形成するが、
ｎ型ＧａＡｓ層７のキャリア一度が充分に高くなく、か
つ合金層の深さのばらつき等も必りて、２次元市１子ガ
スとソース及びドレイン’５ｍとの間のみ通が往往（・
Ｃして不充分となる。
型ＧａＡｓ層２（チャネル層という）へ遷移した電子に
よって２次元電子ガス２人かへテロ接合界面近傍に生成
され、七〇電子一度をゲート電極４に印加される電圧で
制御することによって、ソース電極５と士壬ヰ１１鷺４
祐れる。この様にヘテロ摺合ＩＴのチャネルである２次
元電子ガス２人がノンドープの半導体１９ンに形成され
、更にＡｔＧａＡｓ ｌ＠３の＾１Ｊ記ヘデロ接合近傍
ににノンドープのスベー＋）−領域が追常設けられて、
高い電子移動度が得られている。、このヘテロ接合ＦＥ
Ｔのソース電極５及びドレイン電極６と２次元電子ガス
２八〇）領」或との同は、低い抵抗飢で専通しているこ
とが８豐である。このために本特許出願人に先に特願昭
５６−７７６５７号によって、第１図Φンに例示する如
く、ゲート′電極４が設けられる領ｆｉ以外のＡｔＱａ
Ａｓｌ曽３上に出力電極接続層としてＧａＡｓ層７を形
成し、このＧａＡｓ ＩｔＷ ７上にソース電極５及び
ドレイン電極６を設けた半導体装置を提供している。こ
のＧａＡｓ層７は通常シリコンがドープされたｎ血とさ
れているが、その濃度は１〜２ Ｘ ｌ Ｏ” （ｃｍ
−” 〕程度に止まる。このｎ Ｗ ＧａＡｓ ＋＝
７にＡｕＧｅ ／Ａｕ ％によってオーミック電極全配
設し、４５０℃、５分程フズ“〆？１ 度の合金化工程を施し、オーミック＄珍ヲ形成するが、
ｎ型ＧａＡｓ層７のキャリア一度が充分に高くなく、か
つ合金層の深さのばらつき等も必りて、２次元市１子ガ
スとソース及びドレイン’５ｍとの間のみ通が往往（・
Ｃして不充分となる。
他のオーミック堀住形成の従来例としては、第１図（Ｃ
）にＶ＋１示−支る如く、ソース電極５及びドレイン１
を位６下の領域８に２次元電子カス２人に達する深さに
予めセレンＣ３ｅ）＊？にイオン注入法によって尋人づ
°る方法が必る。しかしｌがらｎ型ＧａＡｓ電子供組層
３にドープされているシリコンが拡散して２次元電子カ
ス２人の移動度が低下する手を防止Ｊ′るために（・ユ
、注入したイオンの活性化熱処理ガムが最大９００〔℃
〕、１０秒間程度の赤外線順ＪＡ等に限定される。この
ためにこの方法によって実状される領域８のｉ型ＧａＡ
ｓ Ｉ曽２のヘテロ」χ合界面近傍のキャリア両度はｌ
Ｘ １０ ” 〔ｔｔｎ−’）程度に止１す、充分に
低いオーミックａ抗１直が得られ・よいという欠点かわ
る。
）にＶ＋１示−支る如く、ソース電極５及びドレイン１
を位６下の領域８に２次元電子カス２人に達する深さに
予めセレンＣ３ｅ）＊？にイオン注入法によって尋人づ
°る方法が必る。しかしｌがらｎ型ＧａＡｓ電子供組層
３にドープされているシリコンが拡散して２次元電子カ
ス２人の移動度が低下する手を防止Ｊ′るために（・ユ
、注入したイオンの活性化熱処理ガムが最大９００〔℃
〕、１０秒間程度の赤外線順ＪＡ等に限定される。この
ためにこの方法によって実状される領域８のｉ型ＧａＡ
ｓ Ｉ曽２のヘテロ」χ合界面近傍のキャリア両度はｌ
Ｘ １０ ” 〔ｔｔｎ−’）程度に止１す、充分に
低いオーミックａ抗１直が得られ・よいという欠点かわ
る。
（ｄ） 発明の目的
４・−発明にｒ３ｆＪ ｉｆ夕、）へフロ接合Ｆ Ｅ
Ｔの如く変調ドーピングされた牛尋体恭体Ｖ仁、該袈駅
ドービンダの効果乏・損１９ことｌく、メーミック払）
す、等に適する高キャリアＯり擾ｊ疋す；域奮形ｕ４す
る半力体装丘１４のＭ遣方法を提供づ−ること全目的と
するっ（ｅ）発明の栴ノぷζ 不発明の前記目的に、第１の不純物を含む第１の半熟体
１把上に第２の不純′＃Ｊを含む第２の半４１体層ｔ−
選択的に設けた半蔓付基体をエネルギー線の照射によっ
て力１」熱し、該第１の不純物より人きい拡散長音Ｍす
る該第２の不純物を■興１の生碑３体層を越えて拡散さ
せる半み体叡１ｆｑ： ａ）製造方法によＶ達成されろ
。
Ｔの如く変調ドーピングされた牛尋体恭体Ｖ仁、該袈駅
ドービンダの効果乏・損１９ことｌく、メーミック払）
す、等に適する高キャリアＯり擾ｊ疋す；域奮形ｕ４す
る半力体装丘１４のＭ遣方法を提供づ−ること全目的と
するっ（ｅ）発明の栴ノぷζ 不発明の前記目的に、第１の不純物を含む第１の半熟体
１把上に第２の不純′＃Ｊを含む第２の半４１体層ｔ−
選択的に設けた半蔓付基体をエネルギー線の照射によっ
て力１」熱し、該第１の不純物より人きい拡散長音Ｍす
る該第２の不純物を■興１の生碑３体層を越えて拡散さ
せる半み体叡１ｆｑ： ａ）製造方法によＶ達成されろ
。
前記工ろ（ルギー線としては例えは赤外線が適しており
、また、前記第１及び第２の半導体層が■−■族化合物
牛尋体によって構広されていっとき、例えば前記第１の
不純物音シリコン、前記第２の不純物を錫とする組合わ
せがある〇 （ｆ〕 発明の実施例 以下不発明を実施例により図ｍｋ診照して具体的に説明
する０ 第２図（ａＪ乃至（山はヘテロ接合ＦＥＴＶＣ不兄明分
、適用したｑＵ組′／Ｉ」を示す工程ｊ−Ｂ’ｆｔ曲図
である。
、また、前記第１及び第２の半導体層が■−■族化合物
牛尋体によって構広されていっとき、例えば前記第１の
不純物音シリコン、前記第２の不純物を錫とする組合わ
せがある〇 （ｆ〕 発明の実施例 以下不発明を実施例により図ｍｋ診照して具体的に説明
する０ 第２図（ａＪ乃至（山はヘテロ接合ＦＥＴＶＣ不兄明分
、適用したｑＵ組′／Ｉ」を示す工程ｊ−Ｂ’ｆｔ曲図
である。
ｐ７２は１（ａ）参照
半絶縁性Ｇ ａ Ａ ｓ基板ｌｌ上に下記の各牛尋体ヒ
′ ： 層企分子綜工１１ ’＜２キシヤル成長方法などにより
て、暦Ｉ次連１１元して成長させる。２１２は置糾反の
ノンドーグＧａＡｓ層であり例えは厚さ０．５〔μｍ〕
程度とし、１３ ｉ′、ＬＡＬｏ、３ ＧａＯ，７Ａｓ
層でちり、厚さはめえは５０〔旧η〕程度で、ＧａＡｓ
Ｉ鰭１２とのへテロ夢合界面から６（ｎｍ］呈１表−
までをノンドープ、・七の他の餐（域はＩ Ｘ Ｉ Ｑ
” 〔ｔｙｎ−” ）程度にシリコン全ドープしている
。丁た１４に錫全Ｉ Ｘ １０１９（ｇｒｎ−”〕程既
にドープしたｎ捜ＧａＡｓ肋で、厚さは例えば５０ ［
： ｎｍ〕ＧｆＪ’ｅとする なお１２ＡｒＪ：２次元
’ｃ子ガスを示す。
′ ： 層企分子綜工１１ ’＜２キシヤル成長方法などにより
て、暦Ｉ次連１１元して成長させる。２１２は置糾反の
ノンドーグＧａＡｓ層であり例えは厚さ０．５〔μｍ〕
程度とし、１３ ｉ′、ＬＡＬｏ、３ ＧａＯ，７Ａｓ
層でちり、厚さはめえは５０〔旧η〕程度で、ＧａＡｓ
Ｉ鰭１２とのへテロ夢合界面から６（ｎｍ］呈１表−
までをノンドープ、・七の他の餐（域はＩ Ｘ Ｉ Ｑ
” 〔ｔｙｎ−” ）程度にシリコン全ドープしている
。丁た１４に錫全Ｉ Ｘ １０１９（ｇｒｎ−”〕程既
にドープしたｎ捜ＧａＡｓ肋で、厚さは例えば５０ ［
： ｎｍ〕ＧｆＪ’ｅとする なお１２ＡｒＪ：２次元
’ｃ子ガスを示す。
紀２図（切参照
その池の部分全選択的に除去′ｆろＯこのスζ択的除去
に一１１１米枝街（先より、例えば二塩化二弗化炭素（
ＣＣＬ２Ｆｔ ） ’ｅエッチヤントスるドライエツチ
ングによって容易に実施することができる。
に一１１１米枝街（先より、例えば二塩化二弗化炭素（
ＣＣＬ２Ｆｔ ） ’ｅエッチヤントスるドライエツチ
ングによって容易に実施することができる。
第２図（ｅ）参照
前記半導体基体の上面から赤外線フラッシュによって、
温度９００（℃）＝時間１０秒間程度の加熱処理を行な
う、）ＧａＡｓ／ＡｔＧａＡｓ系半導体基体にドープさ
れた錫に第３図に例示する如く赤外線フラッジ−アニー
ルによって良く拡散してｎ型する深さに形成されて、Ｇ
ａＡｓ層１２とのへテロ接合界面近傍における濃度は３
Ｘ １０”（ｃＴｎ−’３３程が得られている０ 蔽 なお第３図に４度９００〔℃〕２時間１０秒間の赤外線
フラッシュアニール後の錫の再分布プロファイル（曲線
Ｂ）を、アニール前のプロファイル（曲線Ａ）と比較す
る図表である。
温度９００（℃）＝時間１０秒間程度の加熱処理を行な
う、）ＧａＡｓ／ＡｔＧａＡｓ系半導体基体にドープさ
れた錫に第３図に例示する如く赤外線フラッジ−アニー
ルによって良く拡散してｎ型する深さに形成されて、Ｇ
ａＡｓ層１２とのへテロ接合界面近傍における濃度は３
Ｘ １０”（ｃＴｎ−’３３程が得られている０ 蔽 なお第３図に４度９００〔℃〕２時間１０秒間の赤外線
フラッシュアニール後の錫の再分布プロファイル（曲線
Ｂ）を、アニール前のプロファイル（曲線Ａ）と比較す
る図表である。
また不実施例について、前記アニール俊の也子移動展は
アニール前の値と同等であって、シリコンの拡散に、ｌ
：ろ低下に認められなかった０第２図（ｄ）参照 ソースｔａ１６．ドレイン電＆１７及びゲート電極１８
を配設する。これらの電極は従来技術によって形成する
ことが可能であり、不実施例においてに、例えばソース
及びドレイン電極については、ＡｕＧｅ層全厚さ５０
（ｎｍｌ１ ｒ Ａｕ層全全厚３００（ｎｍ３程度とし
て温度約４５０［Ｃ］、時間約５分間の合金化工程を実
施し、ゲート電極にアルミニウム（Ａ／！、）ｅ用いて
形成している。
アニール前の値と同等であって、シリコンの拡散に、ｌ
：ろ低下に認められなかった０第２図（ｄ）参照 ソースｔａ１６．ドレイン電＆１７及びゲート電極１８
を配設する。これらの電極は従来技術によって形成する
ことが可能であり、不実施例においてに、例えばソース
及びドレイン電極については、ＡｕＧｅ層全厚さ５０
（ｎｍｌ１ ｒ Ａｕ層全全厚３００（ｎｍ３程度とし
て温度約４５０［Ｃ］、時間約５分間の合金化工程を実
施し、ゲート電極にアルミニウム（Ａ／！、）ｅ用いて
形成している。
以上説明した製造方法によって完成したヘテロ接合ＦＥ
ＡＴについて、２次元電子ガスの移ｍ展は先に第１図Φ
ノに示した従来構造のへテロ接合ＦＥＴと同等であり、
トランスコンダクタンスｇｍが第１図（ｃ）に示した従
来例より増大しかつばらつきが減少するなどの特性の同
上が確認された【・（ロ）ノ 発明の詳細 な説明した如く不発明によれば、ヘテロ接合ＦＥＴ７ｚ
どの変調ドーピングを含む半導体基体に高餞度で深い不
純物導入領域を、変調ドーピングの効果全損なうことな
く容易に形成することが可能となり、オーミック接触抵
抗の低減など半導体装置の特性を改善することができる
０
ＡＴについて、２次元電子ガスの移ｍ展は先に第１図Φ
ノに示した従来構造のへテロ接合ＦＥＴと同等であり、
トランスコンダクタンスｇｍが第１図（ｃ）に示した従
来例より増大しかつばらつきが減少するなどの特性の同
上が確認された【・（ロ）ノ 発明の詳細 な説明した如く不発明によれば、ヘテロ接合ＦＥＴ７ｚ
どの変調ドーピングを含む半導体基体に高餞度で深い不
純物導入領域を、変調ドーピングの効果全損なうことな
く容易に形成することが可能となり、オーミック接触抵
抗の低減など半導体装置の特性を改善することができる
０
第１図（ａ）乃至（ｃ）はへテロ接合ＦＥＴの従来例を
示す断面図、第２図（ａ）乃至（ｄ）Ｕヘテロ接合ＦＥ
Ｔにかかる不発明の実施例金示す工程順断面図、第３図
は赤外線フラッシュアニールによる錫の１３−分布の例
を示す図表である。 図において、１１は半絶縁性ＧａＡｓ基板、１２はノン
ドープのＧａＡｓ Ｈｉｓ １３はＳｉ金ドープしたＡ
ｔＧａＡａ ＩＩ、ｌ ４ＵＳｎｋドープしＹ、＝Ｇａ
Ａｓ層、１５はＳｎ拡散領域、１６はソース−ｉ、１７
はドレイン電極、１８はゲート電極を示ｊ０蓼Ｉ図 第２ 図
示す断面図、第２図（ａ）乃至（ｄ）Ｕヘテロ接合ＦＥ
Ｔにかかる不発明の実施例金示す工程順断面図、第３図
は赤外線フラッシュアニールによる錫の１３−分布の例
を示す図表である。 図において、１１は半絶縁性ＧａＡｓ基板、１２はノン
ドープのＧａＡｓ Ｈｉｓ １３はＳｉ金ドープしたＡ
ｔＧａＡａ ＩＩ、ｌ ４ＵＳｎｋドープしＹ、＝Ｇａ
Ａｓ層、１５はＳｎ拡散領域、１６はソース−ｉ、１７
はドレイン電極、１８はゲート電極を示ｊ０蓼Ｉ図 第２ 図
Claims (3)
- （１） 第１の不ｆｊｉｆ物を含む第１の半導体層上に
第２の不純物を含む第２の半導体層全選択的に設けた半
導体基体をエネルギー線の照射によって加熱し、該第１
の不純物より大きい拡散長′ｊｔＶする該第２の不縄物
金該第１の半導体層會越えて拡散させることを特徴とす
る半導体装置の製造方法。 - （２）ｈｌＪ記エネルギー線が赤外線であること全特徴
とする特許請求の範囲第１項記載の半導体装置の製造方
法。 - （３）１１ｉ］記第１及び第２の半導体層が■−■族化
合物牛専体によって溝底され、かつ前記第１の不純物が
シリコン、前記第２の不純物が錫であること奮゛特徴と
する特許請求の範囲ｉｆｆ！１項又は＠２項記載の半導
体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59063947A JPS60206177A (ja) | 1984-03-30 | 1984-03-30 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59063947A JPS60206177A (ja) | 1984-03-30 | 1984-03-30 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60206177A true JPS60206177A (ja) | 1985-10-17 |
| JPH033934B2 JPH033934B2 (ja) | 1991-01-21 |
Family
ID=13244045
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59063947A Granted JPS60206177A (ja) | 1984-03-30 | 1984-03-30 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60206177A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016195287A (ja) * | 2009-12-23 | 2016-11-17 | インテル コーポレイション | Ｉｉｉ−ｖ族半導体装置の導電性の改善 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5536913A (en) * | 1978-09-04 | 1980-03-14 | Hitachi Ltd | Semiconductor device |
| JPS57176775A (en) * | 1981-04-23 | 1982-10-30 | Sumitomo Electric Ind Ltd | Manufacture of field effect transistor |
-
1984
- 1984-03-30 JP JP59063947A patent/JPS60206177A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5536913A (en) * | 1978-09-04 | 1980-03-14 | Hitachi Ltd | Semiconductor device |
| JPS57176775A (en) * | 1981-04-23 | 1982-10-30 | Sumitomo Electric Ind Ltd | Manufacture of field effect transistor |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016195287A (ja) * | 2009-12-23 | 2016-11-17 | インテル コーポレイション | Ｉｉｉ−ｖ族半導体装置の導電性の改善 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH033934B2 (ja) | 1991-01-21 |
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