JPS6336441A - 先行読出し命令の書換え方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は命令先行読出し制御に関し、特に命令先行読出
し後における命令書換え時の制御に関する。

〔従来の技術〕

命令パイプライン方式を実現するデータ処理装置等にお
いては、命令処理部の処理に先立ち、先行命令アドレス
に従ってメモリから先行読出しした命令を複数の先行読
出しレジスタに順次格納しておく命令先行読出し制御機
構が採用されている。

従来、このような命令先行読出し制御機構において、メ
モリから先行読出しを行なった命令が、その後の処理に
より別の内容に変更する必要が生じた場合、メモリ内の
対応する命令だけを書換え、その時点では先行読出しレ
ジスタに既に読出された命令の書換えは行なわず、後に
再読出しを行なう目的で、命令先行読出し制御機構内部
のフラグレジスタ群等に該当する命令の書換えを記憶す
る構成が採用されていた。

〔発明が解決しようとする問題点〕

従って、従来においては、先行読出しを行なった命令を
処理する前に、前述の命令書換えフラグレジスタ群等の
内容を識別し、命令の書換えがあった場合には、それ以
降の命令を書換えの完了した前記メモリから再度読出し
て処理を進める必要があり、命令先行読出しによる処理
の高速化が損なわれる欠点があった。

本発明はこのような従来の欠点を解決したもので、その
目的は、先行読出しを行なった命令の書換えが必要な場
合には、メモリ内の対応する命令を書換えると共に、同
時に先行読出しレジスタに読出された命令も書換えるよ
うにして、再度の読出しを不要にし、処理の高速化を図
ることにある。

〔問題点を解決するための手段〕 本発明は上記目的を達成するために、命令処理部からの
先行命令アドレスに従ってメモリから先行読出しされた
命令を複数の先行読出しレジスタに順次格納しておく命
令先行読出し制御における先行読出し命令の書換え方式
において、前記複数の先行読出しレジスタは前記命令処
理部と前記メモリとを結ぶデータバスに接続され、且つ
、 前記命令処理部から前記メモリに出力されたアドレスと
先行命令アドレスとに基づいて、前記命令処理部が書換
えようとする命令が前記複数の先行読出しレジスタに既
に格納されているか否か及び格納されている場合には何
れの先行読出しレジスタに格納されているかを判別する
判別回路と、該判別回路の判別出力に応答して、前記命
令処理部から前記データバスを介して前記メモリに出力
された書換え用命令を、前記メモリへの書込みと同時に
、前記判別された先行読出しレジスタに書込ませる書込
み信号を発生する書込み信号生成回路とを備える。

〔作用〕

命令処理部がメモリに格納された命令の書換えが必要と
なってメモリに対して書換え用命令とそのアドレスと書
込み信号とを出力すると、判別回路では、その書換え対
象の命令が既に先行読出しレジスタに格納されているか
否か、及び格納されていればどの先行読出しレジスタに
格納されているのかを判別し、この判別回路により格納
が判別されると、書込み信号生成回路によって、判別さ
れた先行読出しレジスタに対し書込み信号が送出され、
命令処理部からデータバスを介してメモリに出力された
書換え用命令が、メモリへ書込まれると同時に対応する
先行読出しレジスタに書込まれる。

〔実施例〕

次に本発明の実施例について図面を参照して説明する。

第１図は本発明の実施例の要部ブロック図であり、１は
命令処理部、２は命令処理部が実行する命令を格納する
例えば２１６ワードのアドレス空間を有するメモリ、３
〜６は先行読出しレジスタで、本実施例では４個の先行
読出しレジスタを用いる例を示している。また、７はレ
ジスタ書込み指示信号生成回路、８は命令処理部１とメ
モリ２及び先行読出しレジスタ３〜６を結ぶデータバス
、９は命令処理部１とメモリ２とを結ぶ１６ビツト幅の
アドレスバス、１０はメモリ２の書込み指示信号、１１
は命令処理部１が次に先行読出しを行なう命令アドレス
の上位１４ビツトの内容、１２〜１５はレジスタ書込み
指示信号、１６は命令処理部１がメモリ２から命令を先
行読出ししたタイミングで出力される書込み指示信号、
１７は先行命令読出し用のバス、１８は読出し指示信号
である。

第２図はレジスタ書込み指示信号生成回路７の実施例の
ブロック図であり、第１図と同一符号は同一部分を示し
、２０は比較回路、２１はデコーダ、２２〜３０はアン
ド回路、３１〜３４はオア回路、３５〜３８はデコーダ
２１の出力、３９は比較回路２０の出力である。

第１図における先行読出しレジスタ３〜６のうち、先行
読出しレジスタ３はメモリ２の下位２ビフトが「００」
のアドレスに格納された命令の格納用に、先行読出しレ
ジスタ４は下位２ビツトが「０１」のアドレスに格納さ
れた命令の格納用に、先行読出しレジスタ５は下位２ビ
ツトが「１０」のアドレスに格納された命令の格納用に
、先行読出しレジスタ６は下位２ビツトが「１１」のア
ドレスに格納された命令の格納用に、それぞれ割当てら
れている。

命令処理部１はその先行読出し処理において、読出すべ
きアドレスをアドレスバス９に出力すると共に、メモリ
２に対し読出し指示信号１８を出力すると、メモリ２か
らはそのアドレスの命令がデータバス８に出力される。

命令処理部１は読出し指示信号１８と同期してレジスタ
書込み指示信号生成回路７に書込み指示信号】６を出力
するものであり、この書込み指示信号１６は第２図のア
ンド回路２７〜３０に加えられる。第２図のデコーダ２
１には、アドレスバス９の下位２ビツトが入力されてお
り、下位２ビツトが「００」のときは出力３５が“１”
となってアンド回路２７を開き、「０１」のときは出力
３６カび１°となって、アンド回路２８を開き、「１０
」のときは出力３７が”１”になってアンド回路２９を
開き、「１１」のときは出力３８が“１″になってアン
ド回路３０を開く。各アンド回路２７〜３０の出力はオ
ア回路３１〜３４を経由して先行読出しレジスタ３〜６
へ書込み指示信号１２〜１５として加えるられるもので
あるから、命令処理部１によってメモリ２の下位２ビツ
トが「Ｏｏ」のアドレスの命令がデータバス８に読出さ
れたときには、その命令は先行読出しレジスタ３に格納
され、下位２ビツトが「０１」のアドレスの命令がデー
タバス８に読出されたときには、その命令は先行読出し
レジスタ４に格納され、下位２ビツトが「１０」のアド
レスの命令がデータバス８に読出されたときには、その
命令は先行読出しレジスタ５に格納され、下位２ビツト
が「１１」のアドレスの命令がデータバス８に読出され
たときには、その命令は先行読出しレジスタ６に格納さ
れることになる。

このようにして先行読出しレジスタ３〜６に先行読出し
された命令は、バス１７を介して命令処理部１により逐
次読取られ、先行処理に使用される。

命令処理部１は、メモリ２に格納された命令の書換えが
必要になると、書換え用の命令をデータバス８に、書換
えるアドレスをアドレスバス９にそれぞれ送出し、また
書込み指示信号１０を発生する。これにより、メモリ２
の該当アドレスの命令が書換え用命令によって書換えら
れるが、本実施例ではこれと並行して、書換え対象の命
令が先行読出しレジスタ３〜６に格納されているか否か
の判別と、格納されている場合にはその命令をデータバ
ス８に出力されている書換え用命令で書換える処理がレ
ジスタ書込み指示信号生成回路７の制御の下に実行され
る。

即ち、レジスタ書込み指示信号生成回路７内の比較回路
２０は、アドレスバス９の下位２ピントを除く上位１４
ビツトの内容と、命令処理部１から出力されている次に
先行読出しすべき命令のアドレスの下位２ビツトを除く
上位１４ビツトの内容との一致を検出すると、つまり全
書換えが行なわれている命令が先行読出しレジスタ３〜
６の何れかに格納されていることを検出すると、その出
力３９を“１”とし、アンド回路２２を開いて書込み指
示信号１０をアンド回路２３〜２６に加える。他方、ア
ドレスバス９の下位２ビツトをデコードするデコーダ２
１は、前述したように下位２ビツトの内容に応じて出力
３５〜３８の何れか一つを“１”として何れかのアンド
回路２３〜２６を開としているので、アンド回路２２を
通った書込み指示信号１０は、アンド回路２３〜２６の
一つとオア回路３１〜３４の一つを通って、書換えられ
ようとする命令が格納された先行読出しレジスタ３〜６
の一つに入力され、その時点でデータバス８に出力され
ている書換え用命令がその先行読出しレジスタに格納さ
れることになる。

〔発明の効果〕

以上説明したように、本発明は、命令処理部が書換えよ
うとする命令が複数の先行読出しレジスタに既に格納さ
れているか否か及び格納されている場合には何れの先行
読出しレジスタに格納されているかを判別する比較回路
２０．デコーダ２１等で構成される判別回路と、この判
別回路の判別出力に応答して命令処理部からデータバス
を介してメモリに出力された書換え用命令をメモリへの
書込みと同時に前記判別された先行読出しレジスタに書
込ませる書込み信号を発生するアンド回路２２〜２６等
の書込み信号生成回路とを設けたので、命令処理部がメ
モリ内の命令を書換える場合、書換え対象となる命令が
既に先行読出しレジスタに読出されていれば、メモリの
書換えと同時に先行読出しレジスタの命令も同時に書換
えられ、従来のように再度の読出しによって処理を進め
る場合に比べて、処理を高速化することができる効果が
ある。

【図面の簡単な説明】

第１図は本発明の実施例の要部ブロック図および、 第２図はレジスタ書込み指示信号生成回路７の実施例の
ブロック図である。 図において、１・・・命令処理部、２・・・メモリ、３
〜６・・・先行読出しレジスタ、７・・・レジスタ書込
み指示信号生成回路、８・・・データバス、９・・・ア
ドレスバス、１０・・・書込み指示信号、１１・・・命
令処理部１が次に先行読出しを行なう命令アドレスの上
位１４ビツトの内容、１２〜１５・・・レジスタ書込み
指示信号、１６・・・命令処理部ｌがメモリ２から命令
を先行読出ししたタイミングで出力される書込み指示信
号、１７・・・先行命令読出し用のバス、１日・・・読
出し指示信号、２０・・・比較回路、２１・・・デコー
ダ、２２〜３０・・・アンド回路、３１〜３４・・・オ
ア回路。

Claims (1)

1. 【特許請求の範囲】 命令処理部からの先行命令アドレスに従ってメモリから
   先行読出しされた命令を複数の先行読出しレジスタに順
   次格納しておく命令先行読出し制御における先行読出し
   命令の書換え方式において、前記複数の先行読出しレジ
   スタは前記命令処理部と前記メモリとを結ぶデータバス
   に接続され、且つ、 前記命令処理部から前記メモリに出力されたアドレスと
   先行命令アドレスとに基づいて、前記命令処理部が書換
   えようとする命令が前記複数の先行読出しレジスタに既
   に格納されているか否か及び格納されている場合には何
   れの先行読出しレジスタに格納されているかを判別する
   判別回路と、該判別回路の判別出力に応答して、前記命
   令処理部から前記データバスを介して前記メモリに出力
   された書換え用命令を、前記メモリへの書込みと同時に
   、前記判別された先行読出しレジスタに書込ませる書込
   み信号を発生する書込み信号生成回路とを具備したこと
   を特徴とする先行読出し命令の書換え方式。