JPS6336576B2 - - Google Patents
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- JPS6336576B2 JPS6336576B2 JP7600980A JP7600980A JPS6336576B2 JP S6336576 B2 JPS6336576 B2 JP S6336576B2 JP 7600980 A JP7600980 A JP 7600980A JP 7600980 A JP7600980 A JP 7600980A JP S6336576 B2 JPS6336576 B2 JP S6336576B2
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- 238000000034 method Methods 0.000 claims 2
- 230000001052 transient effect Effects 0.000 claims 2
- 238000010586 diagram Methods 0.000 description 7
- 101100524646 Toxoplasma gondii ROM6 gene Proteins 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H17/00—Networks using digital techniques
- H03H17/02—Frequency selective networks
- H03H17/0294—Variable filters; Programmable filters
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H17/00—Networks using digital techniques
- H03H17/02—Frequency selective networks
- H03H17/04—Recursive filters
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H17/00—Networks using digital techniques
- H03H17/02—Frequency selective networks
- H03H17/0294—Variable filters; Programmable filters
- H03H2017/0295—Changing between two filter characteristics
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- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Mathematical Physics (AREA)
- Filters That Use Time-Delay Elements (AREA)
- Electrophonic Musical Instruments (AREA)
Description
【発明の詳細な説明】
本発明は伝達関数の係数を予め記憶し、該係数
の切換により特性を可変としたデイジタルフイル
タ装置に関する。
の切換により特性を可変としたデイジタルフイル
タ装置に関する。
近年、トランジスタ、抵抗、コンデンサ、コイ
ルあるいは演算増幅器を用いて実現出来るアナロ
グフイルタに代り、乗算器、加算器、遅延回路等
で構成されるデイジタルフイルタが注目されてい
る。このデイジタルフイルタの大きな特徴は、同
一の回路で、多くの特性をもつフイルタが容易に
構成出来ることにある。
ルあるいは演算増幅器を用いて実現出来るアナロ
グフイルタに代り、乗算器、加算器、遅延回路等
で構成されるデイジタルフイルタが注目されてい
る。このデイジタルフイルタの大きな特徴は、同
一の回路で、多くの特性をもつフイルタが容易に
構成出来ることにある。
第１図は、伝達関数が
Ｈ（Ｚ）＝Ｋ・１＋a1Z-1＋a2Z-2／１＋b1Z-1＋b2Z
-2……式(1) で表わされるIIR（無限応答）デイジタルフイル
タでカツトオフ周波数可変のローパスフイルタ
（あるいはハイパスフイルタ）が示されている。
第１図に於て、１は入力信号が供給される加算
器、この加算器１出力が供給される加算器２、上
記加算器１出力が単位時間遅延回路３を介して与
えられる乗算器４，５を有する。この乗算器４に
はROM６に与えられるカツトオフ周波数データ
cに従つて選択出力されるデータb1が更に供給さ
れ、入力信号がb1倍されて加算器１に与えられ
る。なお、この入力信号は加算器１に対して、減
算を指定するようになつている。また、上記乗算
器５には、更にROM６から選択出力されるデー
タa1が供給され、入力信号がa1倍されて加算器２
に与えられる。そして、上記遅延回路３出力は更
に単位時間遅延回路７を介して、乗算器８，９に
与えられる。上記乗算器８，９にはそれぞれ
ROM６から供給されるデータb2，a2が更に供給
され、入力信号がb2倍、a2倍されて、加算器１，
２に与えられる。なお、加算器１に与えられる信
号は減算を指示するようになつている。そして、
上記加算器１出力、乗算器５，９出力が供給さ
れ、それ等を加算する加算器２の出力は、カツト
オフ周波数cによつて選択されるROM６の出力
Ｋが供給される乗算器１０に与えられ、Ｋ倍され
て出力信号となる。
-2……式(1) で表わされるIIR（無限応答）デイジタルフイル
タでカツトオフ周波数可変のローパスフイルタ
（あるいはハイパスフイルタ）が示されている。
第１図に於て、１は入力信号が供給される加算
器、この加算器１出力が供給される加算器２、上
記加算器１出力が単位時間遅延回路３を介して与
えられる乗算器４，５を有する。この乗算器４に
はROM６に与えられるカツトオフ周波数データ
cに従つて選択出力されるデータb1が更に供給さ
れ、入力信号がb1倍されて加算器１に与えられ
る。なお、この入力信号は加算器１に対して、減
算を指定するようになつている。また、上記乗算
器５には、更にROM６から選択出力されるデー
タa1が供給され、入力信号がa1倍されて加算器２
に与えられる。そして、上記遅延回路３出力は更
に単位時間遅延回路７を介して、乗算器８，９に
与えられる。上記乗算器８，９にはそれぞれ
ROM６から供給されるデータb2，a2が更に供給
され、入力信号がb2倍、a2倍されて、加算器１，
２に与えられる。なお、加算器１に与えられる信
号は減算を指示するようになつている。そして、
上記加算器１出力、乗算器５，９出力が供給さ
れ、それ等を加算する加算器２の出力は、カツト
オフ周波数cによつて選択されるROM６の出力
Ｋが供給される乗算器１０に与えられ、Ｋ倍され
て出力信号となる。
然るに、カツトオフ周波数cの変更により今
“Ａ”なる特性をもつフイルタから“Ｂ”という
特性をもつフイルタに変化せしめた際、同様機能
を有するアナログフイルタの場合は、なめらかな
変化して現われるが、デイジタルフイルタの場合
は、特性“Ａ”から特性“Ｂ”へ各係数を切換え
るため、その出力は連続とならないものである。
従つて、特性の切換の際、なめらかな変化をさせ
るには、特性間を近くする必要があり、大きく特
性を異ならせる場合は、徐々に特性を異ならせ、
なめらかな変化となるようにする必要がある。特
に、電子楽器や各種音響機器にこのようなデイジ
タルフイルタを適用した場合は、一層問題は顕著
となる。その為、各係数は、非常に細かな間隔で
ROM６に記憶させておく必要があり、その為、
大容量のROMを必要とするものであつた。
“Ａ”なる特性をもつフイルタから“Ｂ”という
特性をもつフイルタに変化せしめた際、同様機能
を有するアナログフイルタの場合は、なめらかな
変化して現われるが、デイジタルフイルタの場合
は、特性“Ａ”から特性“Ｂ”へ各係数を切換え
るため、その出力は連続とならないものである。
従つて、特性の切換の際、なめらかな変化をさせ
るには、特性間を近くする必要があり、大きく特
性を異ならせる場合は、徐々に特性を異ならせ、
なめらかな変化となるようにする必要がある。特
に、電子楽器や各種音響機器にこのようなデイジ
タルフイルタを適用した場合は、一層問題は顕著
となる。その為、各係数は、非常に細かな間隔で
ROM６に記憶させておく必要があり、その為、
大容量のROMを必要とするものであつた。
この発明は上記事情に鑑みてなされたもので、
予め伝達関数の係数を記憶し、この係数の切換に
より特性を可変としたデイジタルフイルタ装置に
おいて、特性が切換えられた際に、切換前の係数
から切換後の係数へ対数的に変化するようにし
て、なめらかな補間を行うことが可能なデイジタ
ルフイルタ装置を提供することを目的とする。
予め伝達関数の係数を記憶し、この係数の切換に
より特性を可変としたデイジタルフイルタ装置に
おいて、特性が切換えられた際に、切換前の係数
から切換後の係数へ対数的に変化するようにし
て、なめらかな補間を行うことが可能なデイジタ
ルフイルタ装置を提供することを目的とする。
以下、本発明の一実施例を図面を参照して詳細
に説明する。
に説明する。
第２図は本実施例の回路構成を示すものである
が、説明の簡略化の為第１図と同一箇所には同一
符号を付してその説明を省略する。即ち、第２図
中ROM６の係数出力a1，a2，b1，b2，Ｋは各々
補間回路１１〜１５にて補間されて乗算器５，
９，４，８，１０に各々供給される。この補間回
路１１〜１５は全て同一構成となるので、補間回
路１５について次に説明する。第３図は、補間回
路１５の詳細を示す図で、図中１６はROM６か
ら係数Ｋ（図中KI）が与えられ、クロツク1のタ
イミングにてラツチするレジスタであり、このレ
ジスタ１６出力は減算器１７のＡ入力端子に与え
られ、入力端子Ｂから与えられるレジスタ１８の
出力、即ち乗算器１０に供給される係数Ｋ（図中
KO）が減算される。そして、その減算結果は出
力端子Ａ―Ｂより出力されシフト回路１９に供給
される。そして、このシフト回路１９の出力は加
算器２０の入力端子Ａに供給される。そしてこの
加算器２０の入力端子Ｂには、上記レジスタ１８
出力が供給され、その加算結果は出力端子Ａ＋Ｂ
を介してレジスタ１８にクロツク1のタイミング
にてラツチされる。
が、説明の簡略化の為第１図と同一箇所には同一
符号を付してその説明を省略する。即ち、第２図
中ROM６の係数出力a1，a2，b1，b2，Ｋは各々
補間回路１１〜１５にて補間されて乗算器５，
９，４，８，１０に各々供給される。この補間回
路１１〜１５は全て同一構成となるので、補間回
路１５について次に説明する。第３図は、補間回
路１５の詳細を示す図で、図中１６はROM６か
ら係数Ｋ（図中KI）が与えられ、クロツク1のタ
イミングにてラツチするレジスタであり、このレ
ジスタ１６出力は減算器１７のＡ入力端子に与え
られ、入力端子Ｂから与えられるレジスタ１８の
出力、即ち乗算器１０に供給される係数Ｋ（図中
KO）が減算される。そして、その減算結果は出
力端子Ａ―Ｂより出力されシフト回路１９に供給
される。そして、このシフト回路１９の出力は加
算器２０の入力端子Ａに供給される。そしてこの
加算器２０の入力端子Ｂには、上記レジスタ１８
出力が供給され、その加算結果は出力端子Ａ＋Ｂ
を介してレジスタ１８にクロツク1のタイミング
にてラツチされる。
第４図は上記シフト回路１９の詳細を示すもの
で、入力データは２の補数表現となつており最上
位ビツトは符号ビツトの７ビツト入力である。そ
してこの７ビツトデータは、トランスフアゲート
２１〜２８を介してフリツプフロツプ３１〜３８
の入力端子Ｄに供給される。尚、入力データの符
号ビツトデータはトランスフアゲート２１，２２
の双方を介してフリツプフロツプ３１，３２に供
給され、それ以下のビツトデータはフリツプフロ
ツプ３３〜３８に供給される。従つて、入力デー
タは１ビツト右シフトされてフリツプフロツプ３
１〜３８に印加されることになる。そして、上記
フリツプフロツプ３２〜３８には、トランスフア
ゲート４２〜４８を介して、各フリツプフロツプ
３１〜３７の出力端子Ｑから出力されるデータが
供給され、フリツプフロツプ３１には自己の出力
がトランスフアゲート４１を介して供給される。
そして、このフリツプフロツプ３１〜３８はクロ
ツク1により入力データがラツチされる。そし
て、その出力は加算器２０の入力端子Ａに与えら
れると共に、デコーダ５０に直接及びインバータ
６１〜６８を介して供給され、各ビツト出力が全
て“０”もしくは全て“１”の場合に限り、ライ
ン７０に“１”信号を出力するようになつてい
る。そして、このライン７０の出力は直接上記ト
ランスフアゲート２１―２８に供給され、ライン
７０の出力が“１”の場合、入力データを１ビツ
ト右シフトしてフリツプフロツプ３１〜３８に印
加すると共に、インバータ７１を介して反転され
た信号がトランスフアゲート４１〜４８に与えら
れ、ライン７０の出力が“０”の場合、各フリツ
プフロツプ３１〜３８の出力データを１ビツト右
シフトして帰還入力するようになつている。
で、入力データは２の補数表現となつており最上
位ビツトは符号ビツトの７ビツト入力である。そ
してこの７ビツトデータは、トランスフアゲート
２１〜２８を介してフリツプフロツプ３１〜３８
の入力端子Ｄに供給される。尚、入力データの符
号ビツトデータはトランスフアゲート２１，２２
の双方を介してフリツプフロツプ３１，３２に供
給され、それ以下のビツトデータはフリツプフロ
ツプ３３〜３８に供給される。従つて、入力デー
タは１ビツト右シフトされてフリツプフロツプ３
１〜３８に印加されることになる。そして、上記
フリツプフロツプ３２〜３８には、トランスフア
ゲート４２〜４８を介して、各フリツプフロツプ
３１〜３７の出力端子Ｑから出力されるデータが
供給され、フリツプフロツプ３１には自己の出力
がトランスフアゲート４１を介して供給される。
そして、このフリツプフロツプ３１〜３８はクロ
ツク1により入力データがラツチされる。そし
て、その出力は加算器２０の入力端子Ａに与えら
れると共に、デコーダ５０に直接及びインバータ
６１〜６８を介して供給され、各ビツト出力が全
て“０”もしくは全て“１”の場合に限り、ライ
ン７０に“１”信号を出力するようになつてい
る。そして、このライン７０の出力は直接上記ト
ランスフアゲート２１―２８に供給され、ライン
７０の出力が“１”の場合、入力データを１ビツ
ト右シフトしてフリツプフロツプ３１〜３８に印
加すると共に、インバータ７１を介して反転され
た信号がトランスフアゲート４１〜４８に与えら
れ、ライン７０の出力が“０”の場合、各フリツ
プフロツプ３１〜３８の出力データを１ビツト右
シフトして帰還入力するようになつている。
従つてこのシフト回路１９は、入力データをク
ロツク1のタイミングで順次シフトしてゆき、入
力データが正の場合は、フリツプフロツプ３１〜
３８出力が全て“０”になるとシフト操作を停止
すると共に、入力データが負の場合は、フリツプ
フロツプ３１〜３８出力が全て“１”になるとシ
フト操作を停止するようになり、次の入力データ
をフリツプフロツプ３１〜３８にラツチする。
ロツク1のタイミングで順次シフトしてゆき、入
力データが正の場合は、フリツプフロツプ３１〜
３８出力が全て“０”になるとシフト操作を停止
すると共に、入力データが負の場合は、フリツプ
フロツプ３１〜３８出力が全て“１”になるとシ
フト操作を停止するようになり、次の入力データ
をフリツプフロツプ３１〜３８にラツチする。
次に、本実施例の動作について説明する。今、
式(1)で表わされる伝達関数の各係数を所定値に選
択することにより特性“Ａ”のデイジタルフイル
タを構成した場合、その伝達関数を説明の便宜上
次式(2)の如く記載する。
式(1)で表わされる伝達関数の各係数を所定値に選
択することにより特性“Ａ”のデイジタルフイル
タを構成した場合、その伝達関数を説明の便宜上
次式(2)の如く記載する。
HA（Ｚ）＝KA・１＋a1AZ-1＋a2AZ-2／１＋b1AZ-1＋
b2AZ-2……式(2) 即ち、各係数a1，a2，b1，b2，Ｋは、カツトオ
フ周波数cAによつて、a1A，a2A，b1A，b2A，KA
の値がROM６から読出されることになる。そし
て、この係数a1A，a2A，b1A，b2A，KAが各々乗算
器５，９，４，８，１０に供給されているとす
る。そしてこの状態からカツトオフ周波数をcB
に変更することにより、伝達関数を次式(3)の如く
変更して、特性“Ｂ”のデイジタルフイルタを構
成した場合、 HB（Ｚ）＝KB・１＋a1BZ-1＋a2BZ-2／１＋b1BZ-1＋
b2BZ-2……式(3) ROM６から読出される係数a1，a2，b1，b2，Ｋ
は各々a1B，a2B，b1B，b2B，KBとなる。
b2AZ-2……式(2) 即ち、各係数a1，a2，b1，b2，Ｋは、カツトオ
フ周波数cAによつて、a1A，a2A，b1A，b2A，KA
の値がROM６から読出されることになる。そし
て、この係数a1A，a2A，b1A，b2A，KAが各々乗算
器５，９，４，８，１０に供給されているとす
る。そしてこの状態からカツトオフ周波数をcB
に変更することにより、伝達関数を次式(3)の如く
変更して、特性“Ｂ”のデイジタルフイルタを構
成した場合、 HB（Ｚ）＝KB・１＋a1BZ-1＋a2BZ-2／１＋b1BZ-1＋
b2BZ-2……式(3) ROM６から読出される係数a1，a2，b1，b2，Ｋ
は各々a1B，a2B，b1B，b2B，KBとなる。
しかして、その場合、係数Ｋに着目してみると
第３図のレジスタ１６，１８は各々KBのデータ
とKAのデータが存することになり、減算器１７
で「KB−KA＝△Ｋ」が算出されることになる。
そして、このデータ△Ｋは第５図ａに示す如くク
ロツク1がシフト回路に供給されるタイミング
で、フリツプフロツプ３１〜３８に１ビツト右シ
フトされてラツチされる。その結果、加算器２０
ではレジスタ１８の出力データKAとシフト回路
１９の出力である△Ｋ／２が加算される。従つて、 次のクロツク1でレジスタ１８に「KA＋△Ｋ／２」 がラツチされ、乗算器１０に係数Ｋとして供給さ
れることなる。そして、同時に、シフト回路１９
では、ライン７０の出力が“０”である為各フリ
ツプフロツプ３１〜３８のデータは１ビツト右シ
フトされることになり、シフト回路１９からは
△Ｋ／22が出力されることになる。従つて、加算器 ２０を介して次のクロツク1にてレジスタ１８に
ラツチされる内容は「KA＋△Ｋ／２＋△Ｋ／22＝KA＋ ３／４△Ｋ」となる。
第３図のレジスタ１６，１８は各々KBのデータ
とKAのデータが存することになり、減算器１７
で「KB−KA＝△Ｋ」が算出されることになる。
そして、このデータ△Ｋは第５図ａに示す如くク
ロツク1がシフト回路に供給されるタイミング
で、フリツプフロツプ３１〜３８に１ビツト右シ
フトされてラツチされる。その結果、加算器２０
ではレジスタ１８の出力データKAとシフト回路
１９の出力である△Ｋ／２が加算される。従つて、 次のクロツク1でレジスタ１８に「KA＋△Ｋ／２」 がラツチされ、乗算器１０に係数Ｋとして供給さ
れることなる。そして、同時に、シフト回路１９
では、ライン７０の出力が“０”である為各フリ
ツプフロツプ３１〜３８のデータは１ビツト右シ
フトされることになり、シフト回路１９からは
△Ｋ／22が出力されることになる。従つて、加算器 ２０を介して次のクロツク1にてレジスタ１８に
ラツチされる内容は「KA＋△Ｋ／２＋△Ｋ／22＝KA＋ ３／４△Ｋ」となる。
以下同様にして、レジスタ１８からはクロツク
1のタイミングで「KA＋３／４△Ｋ＋１／23△Ｋ＝KA ＋７／８△Ｋ」，「KA＋７／８△Ｋ＋１／24△Ｋ＝KA＋
15／16 △Ｋ」，「KA＋15／16△Ｋ＋１／25△Ｋ＝KA＋31／32△
Ｋ」 …… と出力が対数的に変化してゆく。第５図ｂはその
様子を示したものである。而して、フリツプフロ
ツプ３１〜３８の出力が全て“０”となると
（KB＜KAの場合はフリツプフロツプ３１〜３８の
出力が全て“１”となると）、ライン７０出力は
“１”となり、シフト回路１９は新たな入力デー
タをラツチすることになる。しかるに、その場
合、レジスタ１８とレジスタ１６の出力はKBで
ある為、加算器２０の入力端子Ａに供給されるデ
ータは“０”となり、従つて係数ＫはKBの値を
保持することになる。
1のタイミングで「KA＋３／４△Ｋ＋１／23△Ｋ＝KA ＋７／８△Ｋ」，「KA＋７／８△Ｋ＋１／24△Ｋ＝KA＋
15／16 △Ｋ」，「KA＋15／16△Ｋ＋１／25△Ｋ＝KA＋31／32△
Ｋ」 …… と出力が対数的に変化してゆく。第５図ｂはその
様子を示したものである。而して、フリツプフロ
ツプ３１〜３８の出力が全て“０”となると
（KB＜KAの場合はフリツプフロツプ３１〜３８の
出力が全て“１”となると）、ライン７０出力は
“１”となり、シフト回路１９は新たな入力デー
タをラツチすることになる。しかるに、その場
合、レジスタ１８とレジスタ１６の出力はKBで
ある為、加算器２０の入力端子Ａに供給されるデ
ータは“０”となり、従つて係数ＫはKBの値を
保持することになる。
その際、他の補間回路１１〜１４も同様動作を
する為、他の全ての係数a1，a2，b1，b2も上記係
数Ｋと同様にa1A，a2A，b1A，b2Aからa1B，a2B，
b1B，b2Bに階段状に補間されて対数的になめらか
に変化をすることになる。
する為、他の全ての係数a1，a2，b1，b2も上記係
数Ｋと同様にa1A，a2A，b1A，b2Aからa1B，a2B，
b1B，b2Bに階段状に補間されて対数的になめらか
に変化をすることになる。
尚、上記実施例では８ビツトデータが係数デー
タとして供給される場合につき述べたが、その際
減算器１７の出力は最下ビツトが無視されること
になるが、補間の誤差はわずかなものであり、更
に係数データのビツト長を大とすれば、問題はほ
とんどないものである。
タとして供給される場合につき述べたが、その際
減算器１７の出力は最下ビツトが無視されること
になるが、補間の誤差はわずかなものであり、更
に係数データのビツト長を大とすれば、問題はほ
とんどないものである。
また、上記実施例は２次／２次のIIRデイジタ
ルフイルタにつき説明したが、高次のデイジタル
フイルタに本発明を適用することは可能であり、
更に、伝達関数の所定係数を他の係数で近似する
等した場合も、同様に本発明を適用出来ることは
勿論であり、その他各種特性を有するデイジタル
フイルタに本発明を適用することが可能である。
ルフイルタにつき説明したが、高次のデイジタル
フイルタに本発明を適用することは可能であり、
更に、伝達関数の所定係数を他の係数で近似する
等した場合も、同様に本発明を適用出来ることは
勿論であり、その他各種特性を有するデイジタル
フイルタに本発明を適用することが可能である。
その他、本発明の要旨を逸脱しない範囲で種々
変形応用可能であることは匁論である。
変形応用可能であることは匁論である。
この発明は、以上詳述した如く、予め伝達関数
の係数を記載し、この係数の切換により特性を可
変としたデイジタルフイルタ装置において、特性
が切換えられた際に、切換前の係数から切換後の
係数へ対数的な補間を行うことにより係数のなめ
らかな変化を可能とした為、上記係数を記憶する
記憶手段例えばROMの容量を少ならしめること
が可能であり、デイジタルフイルタ装置を集積化
する上で非常に有効となり、また、このデイジタ
ルフイルタ装置を電子楽器あるいは各種音響機器
等に適用した場合は、特性の切換時も聴覚上なめ
らかに出力音が変化することにより、切換時の不
自然さあるいは不快な雑音の出力が解消されるこ
とになる等、非常に有効である。
の係数を記載し、この係数の切換により特性を可
変としたデイジタルフイルタ装置において、特性
が切換えられた際に、切換前の係数から切換後の
係数へ対数的な補間を行うことにより係数のなめ
らかな変化を可能とした為、上記係数を記憶する
記憶手段例えばROMの容量を少ならしめること
が可能であり、デイジタルフイルタ装置を集積化
する上で非常に有効となり、また、このデイジタ
ルフイルタ装置を電子楽器あるいは各種音響機器
等に適用した場合は、特性の切換時も聴覚上なめ
らかに出力音が変化することにより、切換時の不
自然さあるいは不快な雑音の出力が解消されるこ
とになる等、非常に有効である。
第１図は従来のデイジタルフイルタ装置の回路
構成を示す図、第２図は本発明の一実施例を示す
デイジタルフイルタ装置の回路構成図、第３図は
第２図の要部構成図、第４図は第３図の要部構成
図、第５図は、本実施例の動作を説明する為の図
である。 １，２…加算器、３，７…遅延回路、４，５，
８，９，１０…乗算器、６…ROM、１１〜１５
…補間回路、１７…減算器、１９…シフト回路、
２０…加算器、２１〜２８，４１〜４８…トラン
スフアゲート、３１〜３８…フリツプフロツプ、
５０…デコーダ、７１…インバータ。
構成を示す図、第２図は本発明の一実施例を示す
デイジタルフイルタ装置の回路構成図、第３図は
第２図の要部構成図、第４図は第３図の要部構成
図、第５図は、本実施例の動作を説明する為の図
である。 １，２…加算器、３，７…遅延回路、４，５，
８，９，１０…乗算器、６…ROM、１１〜１５
…補間回路、１７…減算器、１９…シフト回路、
２０…加算器、２１〜２８，４１〜４８…トラン
スフアゲート、３１〜３８…フリツプフロツプ、
５０…デコーダ、７１…インバータ。
Claims (1)
- 【特許請求の範囲】 １ 伝達関数の係数を予め記憶し、所望のカツト
オフ周波数に応じて上記係数を切換えることによ
り特性を可変としたデイジタルフイルタ装置に於
て、 少なくとも上記係数の切換の際、切換前の係数
と切換後の係数の差を算出する第１の演算論理手
段と、 該第１の演算論理手段により算出された係数差
をもとにして数値「２」で除算処理を行なうこと
により制御データを算出する第２の演算論理手段
と、 該第２の演算論理手段により算出された制御デ
ータをもとにして、上記切換前の係数の順次加算
処理を行なうことにより、上記係数の切換の際の
過渡的な係数を順次算出する第３の演算論理手段
とを具備したことを特徴とするデイジタルフイル
タ装置。 ２ 上記第２の演算論理手段は上記係数差の１ビ
ツトシフト操作を行ない、その後自己の帰還デー
タを１ビツトシフト操作することにより数値
「２」で除算した制御データを順次出力するシフ
ト手段を備え、 上記第３の演算論理手段は上記制御データを切
換前の係数に加算した後、自己の帰還データに対
して上記制御データを順次加算して上記係数の切
換の際の過渡的な係数を順次算出することを特徴
とする特許請求の範囲第１項記載のデイジタルフ
イルタ装置。 ３ 上記デイジタルフイルタ装置は上記伝達関数
の係数の個数に対応して、上記第１乃至第３の演
算論理手段を複数組備えたことを特徴とする特許
請求の範囲第１項または第２項記載のデイジタル
フイルタ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7600980A JPS572115A (en) | 1980-06-05 | 1980-06-05 | Digital filter device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7600980A JPS572115A (en) | 1980-06-05 | 1980-06-05 | Digital filter device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS572115A JPS572115A (en) | 1982-01-07 |
| JPS6336576B2 true JPS6336576B2 (ja) | 1988-07-20 |
Family
ID=13592810
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7600980A Granted JPS572115A (en) | 1980-06-05 | 1980-06-05 | Digital filter device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS572115A (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0640616B2 (ja) * | 1985-09-27 | 1994-05-25 | 松下電器産業株式会社 | デイジタルフイルタ−周波数特性変換装置 |
| JPH0754432B2 (ja) * | 1986-12-30 | 1995-06-07 | ヤマハ株式会社 | 楽音信号発生装置 |
| JPH01300712A (ja) * | 1988-05-30 | 1989-12-05 | Sony Corp | 周波数特性制御回路 |
| JP2708037B2 (ja) * | 1996-05-20 | 1998-02-04 | ヤマハ株式会社 | 楽音信号発生装置 |
| JP2008065232A (ja) * | 2006-09-11 | 2008-03-21 | Fujitsu Ten Ltd | ディジタル信号処理装置 |
| JP4952299B2 (ja) * | 2007-02-28 | 2012-06-13 | ダイキン工業株式会社 | 空気調和装置の室内ユニット |
| KR101134201B1 (ko) * | 2007-05-17 | 2012-04-10 | 다이킨 고교 가부시키가이샤 | 공기조화장치의 실내유닛 |
-
1980
- 1980-06-05 JP JP7600980A patent/JPS572115A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS572115A (en) | 1982-01-07 |
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