JPS6339977Y2 - - Google Patents

Description

【考案の詳細な説明】 技術分野 本考案は、半導体基板の表面上に絶縁層を介し
て抵抗体層を有する半導体装置に関するものであ
る。

従来技術 従来の典型的なモノリシツクICの抵抗はシリ
コン半導体基板内の拡散層によつて形成されてい
る。しかし、拡散層を利用して抵抗を形成する
と、基板の比抵抗によつて抵抗値が制限されるた
め、基板表面に絶縁層を介してSi多結晶層を形成
し、この多結晶層を抵抗として利用する技術が実
用化されるようになつた。この種の多結晶層を抵
抗とする従来の集積回路は、第１図及び第２図に
示す如く、シリコン半導体基板１の中に、例えば
n⁺型エミツタ領域２とｐ型ベース領域３とｎ型
コレクタ領域４とn⁺型接続領域５とから成るト
ランジスタ、及びｐ型領域６とｎ型領域７とから
成るダイオード等の半導体素子を形成し、半導体
基板１の上に酸化膜から成る絶縁層８を介してSi
多結晶抵抗体層９を形成し、絶縁層８の開孔１
０，１１を介して抵抗体層９を基板１内の素子に
Alから成る導体層１２，１３で接続することに
よつて得られる。

ところで、帯状に延びる抵抗体層９のパターン
と、導体層１２，１３のパターンとの位置ずれが
生じても、両者の電気的接続が十分得られるよう
に長さＬの重なり合いの部分を設けなければなら
ない。特に、抵抗体層９をSi多結晶とし、導体層
１２，１３をAlとした場合には、両者の化合物
が形成し易いために、両者の接続面積即ち重なり
合いの長さＬをある程度大きくすることが必要で
あつた。このため、ICの小型化が制限された。
なお、導体層１２，１３を設けないで、Si多結晶
抵抗体層９を基板１に直接に接続し、占有面積を
低減させることも考えられるが、Si基板１とSi多
結晶抵抗体層９とのコンタクトが不十分になるこ
と、及びSi多結晶抵抗体層９の導電型を基板１の
接続部の導電型に一致させなければならないこと
等の問題が生じる。

考案の目的 そこで、本考案の目的は、半導体基板表面上の
抵抗体及びその接続導体の占有面積を小さくする
ことが出来且つ抵抗体を確実に接続することが出
来る半導体装置を提供することにある。

考案の構成 上記目的を達成するための本考案は、半導体素
子が形成されている半導体基板と、前記基板の表
面上に形成され且つ開孔を有している絶縁層と、
前記絶縁層の上に形成され且つ抵抗本体部と接続
部とを有し且つ前記接続部が、少なくとも、前記
抵抗本体部に連続して前記開孔の周りに及ぶ部分
と前記抵抗本体部の一方の側に突出して前記開孔
の周りに及ぶ部分と前記抵抗本体部の他方の側に
突出して前記開孔の周りに及ぶ部分とを備えてい
る抵抗体層と、少なくとも前記開孔と前記抵抗体
層の前記接続部とを実質的に覆う部分を有して前
記抵抗体層を前記開孔を介して前記半導体素子に
接続する導体層とから成る抵抗を有する半導体装
置に係わるものである。

考案の作用効果 上記考案によれば、抵抗体接続部に抵抗本体部
の一方及び他方の側に突出する部分を設けるの
で、導体層のパターンと抵抗体層のパターンとが
相対的にいずれの方向にずれても、両者の接続関
係を確保することが可能になる。

実施例 次に、第３図〜第８図を参照して本考案の実施
例に係わる抵抗を有するIC（集積回路）について
述べる。本実施例のICを製作する際には、まず、
第３図に示す如く、Si半導体基板１の中に、例え
ば、n⁺型エミツタ領域２とｐ型ベース領域３と
ｎ型コレクタ領域４とn⁺型接続領域５とから成
るトランジスタ、及びｐ型領域６とｎ型領域７と
から成るダイオード等を半導体素子として形成す
る。また、基板１の表面上に厚さ1μmの熱酸化膜
から成る絶縁層８を形成し、その上にモノシラン
（SiH₄）の熱分解によつて厚さ1μmのSi多結晶か
ら成る抵抗体層９を形成する。

次に、第４図Ａ及びＢに示す如く、フオトエツ
チング法によつてメガネの枠状パターンに抵抗体
層９を残存させる。この抵抗体層９は、この実施
例ではn⁺型接続領域５とｐ型領域６との間に接
続されるものであり、これ等を結ぶ方向に延びて
いる帯状の抵抗本体部１４と、この本体部１４の
左右にそれぞれ設けられた第１及び第２の接続部
１５，１６とから成る。第１及び第２の接続部１
５，１６には四角形の開孔１７，１８がそれぞれ
設けられている。この開孔１７，１８は、第５図
に示す絶縁層８の開孔１０，１１にほぼ一致する
ように形成されている。更に詳しく述べると、第
１の接続部１５は、中央の抵抗本体部１４に連続
していると共に開孔１７に及ぶように形成された
右側部分１５ａと、抵抗本体部１４の上側に突出
して開孔１７を囲む上側部分１５ｂと、抵抗本体
部１４の下側に突出して開孔１７を囲む下側部分
１５ｃと、開孔１７の左側を囲む左側部分１５ｄ
とを有している。右側の第２の接続部１６も同様
に形成され、同様な部分１６ａ，１６ｂ，１６
ｃ，１６ｄを有する。なお、抵抗体層９の各部の
寸法を例示すると、中央の本体部１４の長さ及び
幅がそれぞれ10μm、正四角形の開孔１７，１８
の各辺の長さがそれぞれ10μm、開孔１７，１８
を囲む接続部１５の幅が5μmである。

次に、第５図Ａ，Ｂに示す如く抵抗体層９の開
孔１７，１８にほぼ一致するように絶縁層８にフ
オトエツチング法で開孔１０，１１を形成する。

次に、全面にAlを蒸着し、フオトエツチング
法で選択的にAl蒸着膜を除去することによつて
第５図に示す如く、四角形の導体層１２，１３を
形成する。なお、抵抗体層９の第１の接続部１５
を覆うと共に開孔１０，１７を通して露出する基
板１の表面を覆うように第１の導体層１２を形成
し、第２の導体層１３も同様に形成する。

基板１の表面上に抵抗を有するICを上述の如
く構成すれば、抵抗体層９のパターンに対して第
１の導体層１２が第６図に示す如く左側にずれた
としても、上側部分１５ｂと下側部分１５ｃと左
側部分１５ｄの上は導体層１２によつて覆われる
ので、十分な接続が可能になる。また、第７図に
示す如く導体層１２のパターンが下側にずれて
も、下側部分１５ｃ上を導体層１２が覆うので、
十分な接続が可能になる。また、第８図に示す如
く、導体層１２のパターンが斜め下にずれても、
接続を確保することが出来る。従つて、接続部１
５，１６の左右方向の余裕を大幅に設けなくと
も、接続を十分に達成することが可能になり、基
板１の表面上における抵抗体層９と導体層１２，
１３との占有面積を小さくすることが可能にな
る。

変形例 本考案は上述の実施例に限定されるものではな
く、例えば、次の変形例が可能なものである。

(A) 第９図に示す如く、抵抗体層９の抵抗本体部
１４と同じ幅の接続部１５，１６を長さL₁，
L₂の範囲に設けてもよい。

(B) 開孔１０，１１，１７，１８の全部を囲むよ
うに接続部１５，１６を形成せずに、３方向の
部分１５ａ，１５ｂ，１５ｃ及び１６ａ，１６
ｂ，１６ｃのみを設けてもよい。

(C) 開孔１０，１１，１７，１８を円形とし、接
続部１５，１６を例えば180度の角度範囲以上
にわたつて開孔１０，１１，１７，１８を囲む
ように形成してもよい。

(D) 基板１に対する接続を確実に達成するため
に、開孔１０，１１の大きさを開孔１７，１８
よりも幾分小さくしてもよい。

【図面の簡単な説明】

第１図は従来のICを示す平面図、第２図は第
１図のICの−線断面図、第３図〜第５図は
本考案の実施例に係わるICを製造工程順に示す
ものであり、第３図、第４図Ａ、及び第５図Ａは
断面図、第４図Ｂ及び第５図Ｂは平面図、第６
図、第７図、及び第８図は第５図のICに於ける
パターンのずれを示す平面図、第９図は変形例の
抵抗体層を示す平面図である。 １……半導体基板、８……絶縁層、９……抵抗
体層、１０，１１……開孔、１２，１３……導体
層、１４……抵抗本体部、１５，１６……接続
部、１７，１８……開孔。

Claims (1)

1. 【実用新案登録請求の範囲】 (1) 半導体素子が形成されている半導体基板と、
   前記基板の表面上に形成され且つ開孔を有して
   いる絶縁層と、 前記絶縁層の上に形成され且つ抵抗本体部と
   接続部とを有し且つ前記接続部が、少なくと
   も、前記抵抗本体部に連続して前記開孔の周り
   に及ぶ部分と前記抵抗本体部の一方の側に突出
   して前記開孔の周りに及ぶ部分と前記抵抗本体
   部の他方の側に突出して前記開孔の周りに及ぶ
   部分とを備えている抵抗体層と、 少なくとも前記開孔と前記抵抗体層の前記接
   続部とを実質的に覆う部分を有して前記抵抗体
   層を前記開孔を介して前記半導体素子に接続す
   る導体層と から成る抵抗を有する半導体装置。 (2) 前記抵抗体層はシリコン多結晶層である実用
   新案登録請求の範囲第１項記載の半導体装置。