JPS6340324A - 高耐圧半導体素子の製造方法 - Google Patents
高耐圧半導体素子の製造方法Info
- Publication number
- JPS6340324A JPS6340324A JP18382486A JP18382486A JPS6340324A JP S6340324 A JPS6340324 A JP S6340324A JP 18382486 A JP18382486 A JP 18382486A JP 18382486 A JP18382486 A JP 18382486A JP S6340324 A JPS6340324 A JP S6340324A
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- Japan
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- film
- main surface
- resist
- wafer
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、ゲートターンオアサイリスタのように、ワ
エハの両面に拡散領域を有する半導体素子に係シ、特に
そのような素子を量産性良く製造するための！！！遣方
法に関するものである。
エハの両面に拡散領域を有する半導体素子に係シ、特に
そのような素子を量産性良く製造するための！！！遣方
法に関するものである。
第２図は、例えば特開昭５８−１２３６０号公報に示さ
れた従来のゲートターンオフサイリスタ（以下ＧＴＯと
略す）を示す断面図でちゃ１図において、１はｎ形ベー
スな域、２はｐ形ベース瀬域、３はｐ形エミッタ科域、
４は短冊状に分離している多数個のｎ形エミッタ砿域、
５はｎ形エミツタノ領域４とｐ形ベース灘域２との接合
部を保護している絶縁膜、６，７．８はそれぞれｎ形エ
ミッタ碑域４、ｐ形ペース材域２およびｐ形エミッタ頒
域３と、アルミニウム等の材料でオーミック接触させて
形成したカソード電極、ゲート電極およびアノード電極
でおる。
れた従来のゲートターンオフサイリスタ（以下ＧＴＯと
略す）を示す断面図でちゃ１図において、１はｎ形ベー
スな域、２はｐ形ベース瀬域、３はｐ形エミッタ科域、
４は短冊状に分離している多数個のｎ形エミッタ砿域、
５はｎ形エミツタノ領域４とｐ形ベース灘域２との接合
部を保護している絶縁膜、６，７．８はそれぞれｎ形エ
ミッタ碑域４、ｐ形ペース材域２およびｐ形エミッタ頒
域３と、アルミニウム等の材料でオーミック接触させて
形成したカソード電極、ゲート電極およびアノード電極
でおる。
このようなメサ形素子の高耐圧ＧＴＯにおいては、２段
ベベル構造によシ、従来４０００Ｖ前後の耐圧を得てい
る。また、高耐圧化のために、ｎ形ベース頗域１を厚く
、かつ高比抵抗（低不純物濃度）とすることによって、
アバランシェ電圧を高くしている。
ベベル構造によシ、従来４０００Ｖ前後の耐圧を得てい
る。また、高耐圧化のために、ｎ形ベース頗域１を厚く
、かつ高比抵抗（低不純物濃度）とすることによって、
アバランシェ電圧を高くしている。
ところで、上述したような従来の高耐圧ＧＴＯでは、１
チツプのチップ面積が大きく、短冊状に分離している各
々のｎ形エミッタ種域４の集合体において、フォトエツ
チング時に１箇所で欠陥が発生しても、不良素子となる
。このフォトエツチング時の欠陥を防止するためには、
半導体集積回路で実績のある技術を用い、ビンセットレ
ス作業が必須となる。しかしながら、メサ形素子の場合
、ｎ形ベース姓域１の厚みを制御しながら、ウェハの両
面から不純物を拡散しており、一方の主面をフォトエツ
チングする場合、他方の主面を保獲するために、レジス
ト等で全面をマスクして行なっていた。
チツプのチップ面積が大きく、短冊状に分離している各
々のｎ形エミッタ種域４の集合体において、フォトエツ
チング時に１箇所で欠陥が発生しても、不良素子となる
。このフォトエツチング時の欠陥を防止するためには、
半導体集積回路で実績のある技術を用い、ビンセットレ
ス作業が必須となる。しかしながら、メサ形素子の場合
、ｎ形ベース姓域１の厚みを制御しながら、ウェハの両
面から不純物を拡散しており、一方の主面をフォトエツ
チングする場合、他方の主面を保獲するために、レジス
ト等で全面をマスクして行なっていた。
しかし、このようにフォトエツチング保護膜としてレジ
ストを用いる方法では、実際に製造する上で次のような
問題点があった。
ストを用いる方法では、実際に製造する上で次のような
問題点があった。
＜１） 自動レジストコータを用いたレジスト塗布工
程に訃いて、レジストがウェハの反対面にまで回り込む
問題。また、ウエノ・をベルト搬送する時に発生するベ
ルトによる傷、真空で９エバを固定しスピンさせてレジ
スト膜を均一にする時に発生する真空チャックによる傷
等の欠陥。
程に訃いて、レジストがウェハの反対面にまで回り込む
問題。また、ウエノ・をベルト搬送する時に発生するベ
ルトによる傷、真空で９エバを固定しスピンさせてレジ
スト膜を均一にする時に発生する真空チャックによる傷
等の欠陥。
（２）現像工程において、レジスト膜が柔らかい状態で
ウェハをベルト搬送する時に発生するベルトによる傷、
真空ウェハを固定し現像液を霧状にして吹き付ける時に
発生する真空チャックによる傷等の欠陥。
ウェハをベルト搬送する時に発生するベルトによる傷、
真空ウェハを固定し現像液を霧状にして吹き付ける時に
発生する真空チャックによる傷等の欠陥。
（１） 、 （２）の問題点を解決するため、一方の主
面だけ写真製版し選択エツチング前に１他方の主面につ
いては筆でレジストを厚く塗る方法もある力ζ生産性が
悪い。
面だけ写真製版し選択エツチング前に１他方の主面につ
いては筆でレジストを厚く塗る方法もある力ζ生産性が
悪い。
この発明は上記のような問題点を解消するためになされ
たもので、一方の主面のフォトエツチング工程において
他方の主面に発生する欠陥をなくし、良好な品質を有す
る半導体素子を生産性良く製造できる高耐圧半導体素子
の製造方法を得ることを目的とする。
たもので、一方の主面のフォトエツチング工程において
他方の主面に発生する欠陥をなくし、良好な品質を有す
る半導体素子を生産性良く製造できる高耐圧半導体素子
の製造方法を得ることを目的とする。
の主面にフォトエツチングを施す際、予め他方の主面に
、上記一方の主面の被エツチング材よりエツチング速度
の小さい絶縁膜を生成させた上で、エツチングを行なう
ようにしたものである。
、上記一方の主面の被エツチング材よりエツチング速度
の小さい絶縁膜を生成させた上で、エツチングを行なう
ようにしたものである。
被エツチング材に対するエツチング速度の差により、上
記被エツチング材のエツチングが終了しうた後も、他方
の主面の絶縁膜は残り、エツチングに対するマスクとし
て作用する。
記被エツチング材のエツチングが終了しうた後も、他方
の主面の絶縁膜は残り、エツチングに対するマスクとし
て作用する。
第１図はこの発明の一実施例を示す工程断面図である。
従来例と同様に、ｎ形ベース頓域１の両面にｐ形ペース
領域２およびｐ形エミッタ領域３を形成してなるシリコ
ンウェハを、温［１１００℃でウェット酸素ガスにより
処理し、熱酸化法によって両面にシリコン酸化膜Ｓを形
成した（第１図（ａ））。次に、裏面側の酸化膜９の上
に、ＣｖＤ（ＣｈｅｍｉｃａＡ Ｖａｐｏｒ Ｄｅｐｏ
ｇ １ｔｉｏｎ ：化学的気相成長）法によりシリコン
官化膜１０を形成した（第１図（ｂ））。この窒化膜１
０は、析出温度５００〜９００℃の常圧または減圧中で
シランガスとアンモニアガスとが反応することによって
生成するなお、表面側に回シ込んだ窒化膜は、フレオン
ガス中によってドライエツチングするか、あるいは熱し
たリン酸によってエツチングして除去する。
領域２およびｐ形エミッタ領域３を形成してなるシリコ
ンウェハを、温［１１００℃でウェット酸素ガスにより
処理し、熱酸化法によって両面にシリコン酸化膜Ｓを形
成した（第１図（ａ））。次に、裏面側の酸化膜９の上
に、ＣｖＤ（ＣｈｅｍｉｃａＡ Ｖａｐｏｒ Ｄｅｐｏ
ｇ １ｔｉｏｎ ：化学的気相成長）法によりシリコン
官化膜１０を形成した（第１図（ｂ））。この窒化膜１
０は、析出温度５００〜９００℃の常圧または減圧中で
シランガスとアンモニアガスとが反応することによって
生成するなお、表面側に回シ込んだ窒化膜は、フレオン
ガス中によってドライエツチングするか、あるいは熱し
たリン酸によってエツチングして除去する。
次いで、ウニ八表面の酸化膜３の上にレジストを全面に
塗布した後、写真製版によってレジスト膜１１の一部を
除去する（第１図（Ｃ））。その後、フッ酸を含むエツ
チング液にウェハを浸漬し、酸化膜９に、レジスト膜１
１の開口に対応した開口を形成する。実験によれば、フ
ッ酸とフッ化アンモニクム液とを１＝６の割合で混合し
たエツチング液中において、酸化膜９のエツチング速度
は１０００Ａ ７分でアシ、これに対して窒化膜９のエ
ツチング速度は２０＾／分であった。本実施例において
は、酸化膜９は膜厚が１００ＯＯＡでエツチング時間が
約１０分であったのに対し、窒化膜１０は膜厚が７ｏｏ
Ａでエツチング時間は約３５分で１）、酸化膜９のエツ
チングに対して十分にマスク効果が得られた。このよう
にして酸化膜９に開口を形広した後、この開口からｎ形
不純物、例えばリンを拡散してｎ形エミッタ列域４を形
成した（第１図（ｄ））。
塗布した後、写真製版によってレジスト膜１１の一部を
除去する（第１図（Ｃ））。その後、フッ酸を含むエツ
チング液にウェハを浸漬し、酸化膜９に、レジスト膜１
１の開口に対応した開口を形成する。実験によれば、フ
ッ酸とフッ化アンモニクム液とを１＝６の割合で混合し
たエツチング液中において、酸化膜９のエツチング速度
は１０００Ａ ７分でアシ、これに対して窒化膜９のエ
ツチング速度は２０＾／分であった。本実施例において
は、酸化膜９は膜厚が１００ＯＯＡでエツチング時間が
約１０分であったのに対し、窒化膜１０は膜厚が７ｏｏ
Ａでエツチング時間は約３５分で１）、酸化膜９のエツ
チングに対して十分にマスク効果が得られた。このよう
にして酸化膜９に開口を形広した後、この開口からｎ形
不純物、例えばリンを拡散してｎ形エミッタ列域４を形
成した（第１図（ｄ））。
第２図の従来例では、この後７ツ酸−硝酸系のエツチン
グ液により２段のシリコンエッチを施すことになる〃ζ
本実施例においては、窒化膜１０を形成したままシリコ
ンエッチを行なえば、窒化Ｍ１０がこのエツチング液に
対してもマスク効果を有し、１面側には別のマスクをす
る必要がない。
グ液により２段のシリコンエッチを施すことになる〃ζ
本実施例においては、窒化膜１０を形成したままシリコ
ンエッチを行なえば、窒化Ｍ１０がこのエツチング液に
対してもマスク効果を有し、１面側には別のマスクをす
る必要がない。
最後に、ｐ彫工″ミッタ樋域３とアノード電極８とをオ
ーミック接触する必要があるので、窒化［１０と酸化膜
９とをエツチング除去する。なお、窒化膜１０は、シリ
コンウェハへの不純物の拡散に対しても、マスク効果を
有する。
ーミック接触する必要があるので、窒化［１０と酸化膜
９とをエツチング除去する。なお、窒化膜１０は、シリ
コンウェハへの不純物の拡散に対しても、マスク効果を
有する。
上記実施例では、フォトエツチングを施す主面と反対の
面に窒化膜１０を生成させたが、窒化膜に限らず、例え
ばアルミナ膜等を用いても、エツチング速度が遅く、同
様の効果が得られる。
面に窒化膜１０を生成させたが、窒化膜に限らず、例え
ばアルミナ膜等を用いても、エツチング速度が遅く、同
様の効果が得られる。
また、上記実施例では、いったん酸化膜９ｔ−形成した
上に窒化膜１０を生成させたが、ｐ形エミッタ価域３の
上に直接、窒化膜１０を形成してもよく、上記実施例と
同様の効果を奏する。
上に窒化膜１０を生成させたが、ｐ形エミッタ価域３の
上に直接、窒化膜１０を形成してもよく、上記実施例と
同様の効果を奏する。
以上のようにこの発明によれば、ウェハのフォトエツチ
ングを施す側と反対の主面に、エツチング液に対しての
マスクとなる杷縁膜を生成することによシ、フォトエツ
チング工程における欠陥をなくすことができ、高耐圧半
導体素子の製造歩留シを向上させることができる。しか
も毎回レジスト膜を形成し、あるいはそれを筆塗シ修正
する必要がなく、作業が簡単になって生産性が向上する
。
ングを施す側と反対の主面に、エツチング液に対しての
マスクとなる杷縁膜を生成することによシ、フォトエツ
チング工程における欠陥をなくすことができ、高耐圧半
導体素子の製造歩留シを向上させることができる。しか
も毎回レジスト膜を形成し、あるいはそれを筆塗シ修正
する必要がなく、作業が簡単になって生産性が向上する
。
第１図はこの発明の一実施例を示す工程断面図、第２図
は従来例を示す断面図である。 １ｍ＠＠＠ｆ１形ベース柿域、２．・・、ｐ形べ一ヌ頒
域、３１１・・・ｐ形エミッタ領域、９・−・・酸化膜
、１０・１１＠・窒化膜、１１ ・拳・・レジスト膜。 なお、図中、同一符号は同一または相当部分を示す。 第１図 第２図 手続補正書（自発） 特許庁長官殿 （、”
、’、＋／ １、事件の表示 特願昭 ６１−１８３８２４号２
、発明の名称 高耐圧半導体素子の製造方法 ３、補正をする者 事件との関係 特許出願人 住 所 東京都千代田区丸の内二丁目２番３号
。 名 称 （６０１）三菱電機株式会社代表者志岐守哉 ４、代理人 住 所 東京都千代田区丸の内二丁目２番３号三
菱電機株式会社内 氏名 （７３７５）弁理士大岩増雄、′（連絡先０３（
２１３１３４２１特許部） 、 ２５、補正の対象 明細書の発明の詳細な説明の欄 ６、補正の内容 明細書６頁２行の「生成するなお、」を「生成する。
は従来例を示す断面図である。 １ｍ＠＠＠ｆ１形ベース柿域、２．・・、ｐ形べ一ヌ頒
域、３１１・・・ｐ形エミッタ領域、９・−・・酸化膜
、１０・１１＠・窒化膜、１１ ・拳・・レジスト膜。 なお、図中、同一符号は同一または相当部分を示す。 第１図 第２図 手続補正書（自発） 特許庁長官殿 （、”
、’、＋／ １、事件の表示 特願昭 ６１−１８３８２４号２
、発明の名称 高耐圧半導体素子の製造方法 ３、補正をする者 事件との関係 特許出願人 住 所 東京都千代田区丸の内二丁目２番３号
。 名 称 （６０１）三菱電機株式会社代表者志岐守哉 ４、代理人 住 所 東京都千代田区丸の内二丁目２番３号三
菱電機株式会社内 氏名 （７３７５）弁理士大岩増雄、′（連絡先０３（
２１３１３４２１特許部） 、 ２５、補正の対象 明細書の発明の詳細な説明の欄 ６、補正の内容 明細書６頁２行の「生成するなお、」を「生成する。
Claims (1)
- 高比抵抗の半導体基板の両方の主面から、当該半導体基
体と反対の導電形の半導体領域を形成してなる少なくと
も２つ以上のｐｎ接合を有する高耐圧半導体素子の製造
方法において一方の主面をフオトエツチングする際、予
め他方の主面に、上記一方の主面上の被エッチング材に
対しエッチング速度の小さい絶縁膜を生成させ、この絶
縁膜で上記他方の主面を覆つた状態でエッチングを行な
うことを特徴とする高耐圧半導体素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18382486A JPS6340324A (ja) | 1986-08-04 | 1986-08-04 | 高耐圧半導体素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18382486A JPS6340324A (ja) | 1986-08-04 | 1986-08-04 | 高耐圧半導体素子の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6340324A true JPS6340324A (ja) | 1988-02-20 |
Family
ID=16142489
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18382486A Pending JPS6340324A (ja) | 1986-08-04 | 1986-08-04 | 高耐圧半導体素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6340324A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS509553A (ja) * | 1973-05-30 | 1975-01-31 |
-
1986
- 1986-08-04 JP JP18382486A patent/JPS6340324A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS509553A (ja) * | 1973-05-30 | 1975-01-31 |
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