JPS6340895U - - Google Patents

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JPS6340895U
JPS6340895U JP13362986U JP13362986U JPS6340895U JP S6340895 U JPS6340895 U JP S6340895U JP 13362986 U JP13362986 U JP 13362986U JP 13362986 U JP13362986 U JP 13362986U JP S6340895 U JPS6340895 U JP S6340895U
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JP
Japan
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memory cell
cell group
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column
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JP13362986U
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  • Static Random-Access Memory (AREA)

Description

【図面の簡単な説明】
第１図は本考案の一実施例に係るスタテイツク
ＲＡＭの構成の概略を示した説明図、第２図は第
１図に示した基本メモリセルの構成を示した回路
図、第３図は従来のスタテイツクＲＡＭの構成の
概略を示した説明図、第４図は従来の基本メモリ
セルの構成を示した回路図である。 ２０……メモリセル群、２２……基本メモリセ
ル、２４１〜２４４，２８１〜２８４……ワード
線、２６，３０……行デコーダ、３２１〜３２４
，３６１〜３６４……データ線、３４，３８……
データＩ／部、４０，４２……列デコーダ、Ｆ
Ｆ……フリツプフロツプ、ＴＲａ１，ＴＲｂ１，
ＴＲａ２，ＴＲｂ２……スイツチングトランジス
タ。

Claims (1)

  1. 【実用新案登録請求の範囲】 複数の基本メモリセルからなるメモリセル群と
    、それぞれ個別の行アドレスを与えられることに
    よつて前記メモリセル群の行アドレス指定を個別
    に行う複数の行デコーダと、前記メモリセル群の
    各列との間でデータの授受をそれぞれ個別に行う
    複数のデータＩ／部と、それぞれ個別の列アド
    レスを与えられることにより前記各データＩ／
    部のデータを個別に選択する複数の列デコーダと
    を含み、 前記メモリセル群の各行と前記各行デコーダと
    の間は複数のワード線によつて接続されており、
    前記メモリセル群の各列と前記各列デコーダとの
    間は複数のデータ線によつて接続されており、 前記基本メモリセルは、これに含まれるフリツ
    プフロツプと各基本メモリセルに割り当てられた
    複数のデータ線との間に複数のスイツチングトラ
    ンジスタが介在されており、前記各スイツチング
    トランジスタは、各基本メモリセルに割り当てら
    れた複数のワード線の状態によつてそれぞれ個別
    にＯＮ・ＯＦＦ制御されることを特徴とするスタ
    テイツク・ランダムアクセスメモリ。
JP13362986U 1986-08-29 1986-08-29 Pending JPS6340895U (ja)

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JP13362986U JPS6340895U (ja) 1986-08-29 1986-08-29

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JPS6340895U true JPS6340895U (ja) 1988-03-17

Family

ID=31034114

Family Applications (1)

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JP13362986U Pending JPS6340895U (ja) 1986-08-29 1986-08-29

Country Status (1)

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Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS4827644A (ja) * 1971-08-13 1973-04-12
JPS618791A (ja) * 1984-06-20 1986-01-16 Nec Corp スタテイツク半導体メモリ

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS4827644A (ja) * 1971-08-13 1973-04-12
JPS618791A (ja) * 1984-06-20 1986-01-16 Nec Corp スタテイツク半導体メモリ

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