JPS6345638A - 割り込み制御方式 - Google Patents
割り込み制御方式Info
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- JPS6345638A JPS6345638A JP18933886A JP18933886A JPS6345638A JP S6345638 A JPS6345638 A JP S6345638A JP 18933886 A JP18933886 A JP 18933886A JP 18933886 A JP18933886 A JP 18933886A JP S6345638 A JPS6345638 A JP S6345638A
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- signal
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- interruption
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/24—Handling requests for interconnection or transfer for access to input/output bus using interrupt
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
少なくとも、割り込み要求信号の立ち上がりを検出した
ことで割り込み信号を認識し、且つ最高レベルの割り込
み信号をマスクできないマイクロプロセッサ（ＭＰＵ）
を使用し、外部に割り込み許可フラグを備えた中央処理
装置（ＣＰＵ）において、該マイクロプロセッサ（ＭＰ
Ｕ）に入力している割り込み要求信号と１割り込み要因
信号（Ａｎ）との論理積で、最高レベルの割り込み信号
（ＬＶ７）を検出して、上記外部の割り込み許可フラグ
を無効化する機構を設けることにより、上記機構でマイ
クロブロセッサ（ｎｐＵ）に入力されている割り込み要
求信号が最高レベルの割り込み要求信号であり、且つ割
り込み要因信号（Ａｎ）に最高レベルの割り込み要因信
号（八７）があることを検出したとき、該外部の割り込
み許可フラグを無効化するようにしたものである。
ことで割り込み信号を認識し、且つ最高レベルの割り込
み信号をマスクできないマイクロプロセッサ（ＭＰＵ）
を使用し、外部に割り込み許可フラグを備えた中央処理
装置（ＣＰＵ）において、該マイクロプロセッサ（ＭＰ
Ｕ）に入力している割り込み要求信号と１割り込み要因
信号（Ａｎ）との論理積で、最高レベルの割り込み信号
（ＬＶ７）を検出して、上記外部の割り込み許可フラグ
を無効化する機構を設けることにより、上記機構でマイ
クロブロセッサ（ｎｐＵ）に入力されている割り込み要
求信号が最高レベルの割り込み要求信号であり、且つ割
り込み要因信号（Ａｎ）に最高レベルの割り込み要因信
号（八７）があることを検出したとき、該外部の割り込
み許可フラグを無効化するようにしたものである。
本発明は、少なくとも、割り込み要求信号の立ち上がり
を検出したことで割り込み信号を発生し。
を検出したことで割り込み信号を発生し。
且つ最高レベルの割り込み信号をマスクできないマイク
ロプロセッサ（ＭＰＵ）を使用し、外部に割り込み許可
フラグを備えた中央処理装置（ＣＰＵ）における割り込
み制御方式に関する。
ロプロセッサ（ＭＰＵ）を使用し、外部に割り込み許可
フラグを備えた中央処理装置（ＣＰＵ）における割り込
み制御方式に関する。
最近の半導体技術の進歩に伴い、汎用のマイクロプロセ
ッサ（ＭＰＩＪ）を使用して、計算機システムの中央処
理装置 （ＣＰＵ）を構築することが盛んになってきた
。
ッサ（ＭＰＩＪ）を使用して、計算機システムの中央処
理装置 （ＣＰＵ）を構築することが盛んになってきた
。
このような、汎用のマイクロプロセッサ（ＭＰＵ）にお
ける割り込め機構においては、その最高レベルの割り込
み信号を禁止できないようにしていることが多い。
ける割り込め機構においては、その最高レベルの割り込
み信号を禁止できないようにしていることが多い。
従って、該マイクロプロセッサ（ＭＰＵ）の外部に、ソ
フトウェアによって制御できる割り込み許可フラグを設
け、該フラグをマイクロプロセッサ（肝Ｕ）内の内部バ
ス１４を介して制御し、この最高レベルの割り込みを禁
止するように構築している。
フトウェアによって制御できる割り込み許可フラグを設
け、該フラグをマイクロプロセッサ（肝Ｕ）内の内部バ
ス１４を介して制御し、この最高レベルの割り込みを禁
止するように構築している。
通常、１つの割り込み要因が生起すると、その割り込み
要因に対する割り込み処理に入る迄の間、他の全ての割
り込み要因に対する処理を抑止する必要があり、上記割
り込み許可フラグを“オフ。
要因に対する割り込み処理に入る迄の間、他の全ての割
り込み要因に対する処理を抑止する必要があり、上記割
り込み許可フラグを“オフ。
とするが、該割り込み処理に入ると、同じ割り込みレベ
ルか、又は下位のレベルの他の割り込みは、内部の禁止
ＦＦで抑止し、その割り込み要因のレベルより高位の割
り込みを受は付ける為に、上記割り込み許可フラグを゛
オン′ とする操作をルーチン化して、全ての割り込み
処理で共通に使用するようにしている。
ルか、又は下位のレベルの他の割り込みは、内部の禁止
ＦＦで抑止し、その割り込み要因のレベルより高位の割
り込みを受は付ける為に、上記割り込み許可フラグを゛
オン′ とする操作をルーチン化して、全ての割り込み
処理で共通に使用するようにしている。
そうすると、最高レベルの割り込み要因が生起している
場合、マイクロプロセッサ（ＭＰＵ）の内部では、該最
高レベルの割り込み要因をマスクできない為、上記割り
込み許可フラグの °オフ′−゛オン”動作によって、
該最高レベルの割り込み要因が再度生起したように見え
る問題があり、効果的な対応策が待たれていた。
場合、マイクロプロセッサ（ＭＰＵ）の内部では、該最
高レベルの割り込み要因をマスクできない為、上記割り
込み許可フラグの °オフ′−゛オン”動作によって、
該最高レベルの割り込み要因が再度生起したように見え
る問題があり、効果的な対応策が待たれていた。
〔従来の技術と発明が解決しようとする問題点〕第４図
は、従来の割り込み制御方式を説明する図であり、（ａ
）は構成例を示し、（ｂ）は問題点を説明する動作をタ
イムチャートで示している。
は、従来の割り込み制御方式を説明する図であり、（ａ
）は構成例を示し、（ｂ）は問題点を説明する動作をタ
イムチャートで示している。
通常、汎用のマイクロプロセッサ（ＭＰＵ）１において
は、該マイクロプロセッサ（ＭＰＩＪ） １に入力され
ている割り込み要求信号（Ｃ）の立ち上がり信号を割り
込み受付回路１３で検出して、割り込み信号を認識して
いる。
は、該マイクロプロセッサ（ＭＰＩＪ） １に入力され
ている割り込み要求信号（Ｃ）の立ち上がり信号を割り
込み受付回路１３で検出して、割り込み信号を認識して
いる。
このようなマイクロプロセッサ（ＭＰＵ） １内におい
ては、通常の割り込み要求信号（＾）が、例えば、エン
コーダ３で割り込み要因信号（Ａｎ）をエンコードして
生起されると、マイクロプロセッサ（ＭＰｔｌ）１内に
おいて、デコーダ１２でデコードされ、禁止ＦＦ １１
が“オフ゛であると、割り込み受付回路１３で受付られ
、マイクロプロセッサ（ＭＰｔｌ） １内の、当該割り
込み要因に対応する上記禁止ＦＦ １１を“オン′とす
るが、このときは、未だ該割り込み処理の走行レベルが
確定していないので、該マイクロプロセッサ（ＭＰＵ）
１の外部に設けられている割り込み許可フラグ２を、
内部バス１４を介してソフトウェアにより ゛オフ゛
とし、一時的に、全ての割り込み要因が、当該マイクロ
プロセッサ（ＭＰｔｌ） １に入ってくるのを抑止して
おき、該割り込み要求信号（Ａ＝Ｃ）の走行レベルが確
定（その割り込みレベルに対応して、外部をセットアツ
プする）したとき、該割り込み許可フラグ２を °オン
°として、当該割り込みレベルより、高位の割り込みを
受付るようにしている。
ては、通常の割り込み要求信号（＾）が、例えば、エン
コーダ３で割り込み要因信号（Ａｎ）をエンコードして
生起されると、マイクロプロセッサ（ＭＰｔｌ）１内に
おいて、デコーダ１２でデコードされ、禁止ＦＦ １１
が“オフ゛であると、割り込み受付回路１３で受付られ
、マイクロプロセッサ（ＭＰｔｌ） １内の、当該割り
込み要因に対応する上記禁止ＦＦ １１を“オン′とす
るが、このときは、未だ該割り込み処理の走行レベルが
確定していないので、該マイクロプロセッサ（ＭＰＵ）
１の外部に設けられている割り込み許可フラグ２を、
内部バス１４を介してソフトウェアにより ゛オフ゛
とし、一時的に、全ての割り込み要因が、当該マイクロ
プロセッサ（ＭＰｔｌ） １に入ってくるのを抑止して
おき、該割り込み要求信号（Ａ＝Ｃ）の走行レベルが確
定（その割り込みレベルに対応して、外部をセットアツ
プする）したとき、該割り込み許可フラグ２を °オン
°として、当該割り込みレベルより、高位の割り込みを
受付るようにしている。
従って、上記割り込み要求信号（Ｃ）が、最高レベルの
割り込み要求信号であると、マイクロプロセッサ（１’
１Ｐｔｌ） １の内部において、該割り込み処理の走行
レベル（即ち、最高レベルの割り込み処理）が決定して
も、当該割り込みレベルを禁止する為の禁止ＦＦ １１
が存在しない為、上記と同じようにして、外部の割り込
み許可フラグ２を、ルーチン化されているソフトウェア
により、内部バス１４を介して °オフ′−゛オン゛に
すると、（ｂ）図に示したように、マイクロプロセッサ
（ＭＰＵ） １に対する割り込み要求信号（Ｃ）が、再
度゛オン。
割り込み要求信号であると、マイクロプロセッサ（１’
１Ｐｔｌ） １の内部において、該割り込み処理の走行
レベル（即ち、最高レベルの割り込み処理）が決定して
も、当該割り込みレベルを禁止する為の禁止ＦＦ １１
が存在しない為、上記と同じようにして、外部の割り込
み許可フラグ２を、ルーチン化されているソフトウェア
により、内部バス１４を介して °オフ′−゛オン゛に
すると、（ｂ）図に示したように、マイクロプロセッサ
（ＭＰＵ） １に対する割り込み要求信号（Ｃ）が、再
度゛オン。
となってマイクロプロセッサ（ＭＰＵ） １に入力され
、該信号の立ち上がりが検出される為、該最高レベルの
割り込みが、単に、割り込み許可フラグ２を°オフ゛、
゛オン”するだけで、再度該最高レベルの割り込みが発
生したように見えてしまうことになる。
、該信号の立ち上がりが検出される為、該最高レベルの
割り込みが、単に、割り込み許可フラグ２を°オフ゛、
゛オン”するだけで、再度該最高レベルの割り込みが発
生したように見えてしまうことになる。
そこで、上記最高レベルの割り込みの再割り込みを抑止
する為に、ソフトウェアが上記割り込み許可フラグ２を
°オフ″ とするときには、現在の割り込み信号の割り
込みレベルを調べ、マイクロプロセッサ（ＭＰＵ） １
の内部ではマスクできない最高レベルの割り込みである
ことを認識したときには、上記割り込み許可フラグ２を
“オフ゛ としない（即ち、 ゛オン゛の侭とする）よ
うに制御する必要があった・ その為、当該割り込み許可フラグ２に対する°オン゛１
°オン゛処理が、全ての割り込み要因に対して共通化
できなくなり （即ち、ルーチン化できなくなり）、割
り込み処理が複雑になると云う問題があった。
する為に、ソフトウェアが上記割り込み許可フラグ２を
°オフ″ とするときには、現在の割り込み信号の割り
込みレベルを調べ、マイクロプロセッサ（ＭＰＵ） １
の内部ではマスクできない最高レベルの割り込みである
ことを認識したときには、上記割り込み許可フラグ２を
“オフ゛ としない（即ち、 ゛オン゛の侭とする）よ
うに制御する必要があった・ その為、当該割り込み許可フラグ２に対する°オン゛１
°オン゛処理が、全ての割り込み要因に対して共通化
できなくなり （即ち、ルーチン化できなくなり）、割
り込み処理が複雑になると云う問題があった。
本発明は上記従来の欠点に鑑み、ソフトウェアが、割り
込みのレベルを意識しなくで良く、走行レベルが一定で
ない割り込み処理を単純化できる方法を提供することを
目的とするものである。
込みのレベルを意識しなくで良く、走行レベルが一定で
ない割り込み処理を単純化できる方法を提供することを
目的とするものである。
第１図は、本発明の割り込み制御方式の原理ブロック図
である。
である。
本発明においては、少なくとも、割り込み要求信号の立
ち上がりを検出したことで割り込み信号を認識し、且つ
最高レベルの割り込み信号をマスクできないマイクロプ
ロセッサ（ＭＰＵ） １を使用し、外部に割り込み許可
フラグ２を備えた中央処理装置（ＣＰＵ）において、 上記マイクロプロセッサ（ＭＰＵ） １の外部において
、該マイクロプロセッサ（ＭＰＬＩ） １に人力してい
る割り込み要求信号と１割り、込み要因信号（Ａｎ）と
の論理積で、最高位の割り込みレベルを判定する割り込
みレベル判定回路４と、 該割り込みレベル判定回路４において、最高レベルの割
り込み信号（ＬＶ７）を検出したとき、上記外部の割り
込み許可フラグ２を無効化する回路６と、 上記無効化回路６の出力信号と、割り込み要因信号（Ａ
ｎ）との論理積をとった信号を保持するフリップフロツ
ブ（ＰＦ） ５とを設けて、上記割り込みレベル判定回
路４において、最高レベルの割り込み信号（ＬＶ７）を
検出したときには、上記割り込み許可フラグ２を無効化
するように構成する。
ち上がりを検出したことで割り込み信号を認識し、且つ
最高レベルの割り込み信号をマスクできないマイクロプ
ロセッサ（ＭＰＵ） １を使用し、外部に割り込み許可
フラグ２を備えた中央処理装置（ＣＰＵ）において、 上記マイクロプロセッサ（ＭＰＵ） １の外部において
、該マイクロプロセッサ（ＭＰＬＩ） １に人力してい
る割り込み要求信号と１割り、込み要因信号（Ａｎ）と
の論理積で、最高位の割り込みレベルを判定する割り込
みレベル判定回路４と、 該割り込みレベル判定回路４において、最高レベルの割
り込み信号（ＬＶ７）を検出したとき、上記外部の割り
込み許可フラグ２を無効化する回路６と、 上記無効化回路６の出力信号と、割り込み要因信号（Ａ
ｎ）との論理積をとった信号を保持するフリップフロツ
ブ（ＰＦ） ５とを設けて、上記割り込みレベル判定回
路４において、最高レベルの割り込み信号（ＬＶ７）を
検出したときには、上記割り込み許可フラグ２を無効化
するように構成する。
即ち、本発明によれば、少な（とも、割り込み要求信号
の立ち上がりを検出したことで割り込み信号を認識し、
且つ最高レベルの割り込み信号をマスクできないマイク
ロプロセッサ（ＭＰ［Ｉ）を使用し、外部に割り込み許
可フラグを備えた中央処理装置（ＣＰＵ）において、該
マイクロプロセッサ（肝Ｕ）に人力している割り込み要
求信号と１割り込み要因信号（Ａｎ）との論理積で、最
高レベルの割り込み信号（ＬＶ７）を検出して、上記外
部の割り込み許可フラグを無効化する機構を設けること
により、上記機構でマイクロプロセッサ（ＭＰＵ）に人
力されている割り込み要求信号が最高レベルの割り込み
要求信号であり、且つ割り込み要因信号（Ａｎ）に最高
レベルの割り込み要因信号（八７）があることを検出し
たとき、該外部の割り込み許可フラグを無効化するよう
にしたものであるので、ソフトウェアによって、現在の
割り込みレベルを意識する必要がなく、走行レベルが一
定でない割り込み処理が単純化できると共に、任意の割
り込みレベルでのマスク操作を共通化できる効果がある
。
の立ち上がりを検出したことで割り込み信号を認識し、
且つ最高レベルの割り込み信号をマスクできないマイク
ロプロセッサ（ＭＰ［Ｉ）を使用し、外部に割り込み許
可フラグを備えた中央処理装置（ＣＰＵ）において、該
マイクロプロセッサ（肝Ｕ）に人力している割り込み要
求信号と１割り込み要因信号（Ａｎ）との論理積で、最
高レベルの割り込み信号（ＬＶ７）を検出して、上記外
部の割り込み許可フラグを無効化する機構を設けること
により、上記機構でマイクロプロセッサ（ＭＰＵ）に人
力されている割り込み要求信号が最高レベルの割り込み
要求信号であり、且つ割り込み要因信号（Ａｎ）に最高
レベルの割り込み要因信号（八７）があることを検出し
たとき、該外部の割り込み許可フラグを無効化するよう
にしたものであるので、ソフトウェアによって、現在の
割り込みレベルを意識する必要がなく、走行レベルが一
定でない割り込み処理が単純化できると共に、任意の割
り込みレベルでのマスク操作を共通化できる効果がある
。
以下本発明の実施例を図面によって詳述する。
第２図は、本発明の一実施例をブロック図で示した図で
あり、第３図は、本発明による割り込み動作をタイムチ
ャートで示した図であり、第１図。
あり、第３図は、本発明による割り込み動作をタイムチ
ャートで示した図であり、第１図。
第２図で示した割り込みレベル判定回路４５割り込み許
可フラグ２を無効化する論理和回路６．及び保持フリッ
プフロップ（ＦＦ） ５が、本発明を実施するのに必要
な手段である。尚、全図を通して、同じ符号は同じ対象
物を示している。
可フラグ２を無効化する論理和回路６．及び保持フリッ
プフロップ（ＦＦ） ５が、本発明を実施するのに必要
な手段である。尚、全図を通して、同じ符号は同じ対象
物を示している。
以下、第１図を参照しながら、第２図、第３図によって
、本発明の割り込み制御方式を説明する。
、本発明の割り込み制御方式を説明する。
今、−例として、割り込みレベルの数を８個とし、各レ
ベルをＡｎ（ｎ＝ｏ、１，２．〜７）で表し、最高レベ
ルをレベル７（八７）トスル。
ベルをＡｎ（ｎ＝ｏ、１，２．〜７）で表し、最高レベ
ルをレベル７（八７）トスル。
ここで、レベル？ （Ａ７）の割り込み要因が発生し、
割り込み許可フラグ２が“オン゛であると、保持フリッ
プフロップ（ＦＦ） ５がセットされることにより、本
発明においては、割り込みレベル判定回路（具体的には
、デコーダと、アンド回路で構成されている）４によっ
て、該レベル７の割り込み信号（ＬＶ７）を出力し、上
記割り込み許可フラグ２の出力■を、論理和回路６で無
効化している。
割り込み許可フラグ２が“オン゛であると、保持フリッ
プフロップ（ＦＦ） ５がセットされることにより、本
発明においては、割り込みレベル判定回路（具体的には
、デコーダと、アンド回路で構成されている）４によっ
て、該レベル７の割り込み信号（ＬＶ７）を出力し、上
記割り込み許可フラグ２の出力■を、論理和回路６で無
効化している。
若し、上記割り込みレベル判定回路４から、該レベル７
（ＬＶ７）が出力されるのと同じタイミングで、上記
割り込み許可フラグ２を゛オフ′ した場合、上記レベ
ル７ （ＬＶ７）の立ち上がり信号と、該割り込み許可
フラグ２の立ち下がり信号との論理遅延の差によって、
論理和回路６において、第３図に示した如く、「論理ヒ
ゲ」が出ることがあるが、上記最高レベルの割り込み要
因は、ゲート６１〜Ｇ３を介して、割り込み許可フラグ
２が゛オフ゛にされる直前に、保持フリップフロップ（
ＦＦ）５にラッチされているので、上記最高レベルの割
り込み要因は、該割り込み許可フラグ２の ゛オン”→
゛オフの影響を受けることなく、安定してマイクロプロ
セッサ（ＭＰＵ） １に人力される。
（ＬＶ７）が出力されるのと同じタイミングで、上記
割り込み許可フラグ２を゛オフ′ した場合、上記レベ
ル７ （ＬＶ７）の立ち上がり信号と、該割り込み許可
フラグ２の立ち下がり信号との論理遅延の差によって、
論理和回路６において、第３図に示した如く、「論理ヒ
ゲ」が出ることがあるが、上記最高レベルの割り込み要
因は、ゲート６１〜Ｇ３を介して、割り込み許可フラグ
２が゛オフ゛にされる直前に、保持フリップフロップ（
ＦＦ）５にラッチされているので、上記最高レベルの割
り込み要因は、該割り込み許可フラグ２の ゛オン”→
゛オフの影響を受けることなく、安定してマイクロプロ
セッサ（ＭＰＵ） １に人力される。
又、該割り込み許可フラグ２を“オブー°オン゛ とし
ても、前述のように割り込みレベル判定回路４の出力（
ＬＶ７）によって、該割り込み許可フラグ２は無効化さ
れているので、該出力（ＬＶ７）が°オン”である限り
影響を受けることはない。
ても、前述のように割り込みレベル判定回路４の出力（
ＬＶ７）によって、該割り込み許可フラグ２は無効化さ
れているので、該出力（ＬＶ７）が°オン”である限り
影響を受けることはない。
逆に、上記レベル７ （ＬＶ７）の割り込み要因が発生
していない時に、割り込み許可フラグ２が゛オン“−゛
オフ゛ した場合には、元々、割り込みレベル判定回路
４の出力であるレベル？ （ＬＶ７）が無いので、マイ
クロプロセッサ（ＭＰ［Ｉ） １への影響はない。
していない時に、割り込み許可フラグ２が゛オン“−゛
オフ゛ した場合には、元々、割り込みレベル判定回路
４の出力であるレベル？ （ＬＶ７）が無いので、マイ
クロプロセッサ（ＭＰ［Ｉ） １への影響はない。
そして、該割り込み許可フラグ２が″オフ”中に、上記
最高レベルの割り込み要因が発生すると、エンコーダ３
の出力は、第３図に示しである如く、該最高レベルの割
り込み要因（Ａ７）を示しているが、割り込み許可フラ
グ２が付勢されていないので、保持フリップフロップ（
ＦＦ） ５を゛オン゛ とすることはなく、マイクロプ
ロセッサ（ＭＰＵ） １にも入力されることはない。
最高レベルの割り込み要因が発生すると、エンコーダ３
の出力は、第３図に示しである如く、該最高レベルの割
り込み要因（Ａ７）を示しているが、割り込み許可フラ
グ２が付勢されていないので、保持フリップフロップ（
ＦＦ） ５を゛オン゛ とすることはなく、マイクロプ
ロセッサ（ＭＰＵ） １にも入力されることはない。
ここで、割り込み許可フラグ２が゛オン°に付勢される
と、その次のクロックタイミングにおいて、保持フリッ
プフロップ（ＦＦ） ５が゛オン° となると共に、割
り込みレベル判定回路４の出力であるレベル？ （ＬＶ
７）が゛オン゛ となるので、この場合にも、割り込み
許可フラグ２の ゛オン”−°オフ゛→゛オン”の影響
を受けることはない。
と、その次のクロックタイミングにおいて、保持フリッ
プフロップ（ＦＦ） ５が゛オン° となると共に、割
り込みレベル判定回路４の出力であるレベル？ （ＬＶ
７）が゛オン゛ となるので、この場合にも、割り込み
許可フラグ２の ゛オン”−°オフ゛→゛オン”の影響
を受けることはない。
若し、上記割り込みレベル判定回路４において、保持フ
リップフロップ（ＦＦ） ５の出力のみで、最高レベル
の割り込み信号（ＬＶ７）を検出していると、例えば、
割り込み要因信号（本実施例では、エンコーダ３の入力
信号Ａｎ）がレベル７ （Ａ７）からレベル５ （Ａ５
）に変わった時点（第３図の ゛マ°で示す）では、未
だ該割り込みレベル判定回路４の出力（ＬＶ７）は゛オ
フ゛ となっていない（次のクロックタイミングで°オ
フ” となる）ので、保持フリップフロップ（ＦＦ）
５もレベル５に変更され、割り込み許可フラグ２が“オ
フ゛であるにもかかわらず、該レベル５０割り込み要求
信号がマイクロプロセッサ（ＭＰＵ） １に入力される
ことになる。
リップフロップ（ＦＦ） ５の出力のみで、最高レベル
の割り込み信号（ＬＶ７）を検出していると、例えば、
割り込み要因信号（本実施例では、エンコーダ３の入力
信号Ａｎ）がレベル７ （Ａ７）からレベル５ （Ａ５
）に変わった時点（第３図の ゛マ°で示す）では、未
だ該割り込みレベル判定回路４の出力（ＬＶ７）は゛オ
フ゛ となっていない（次のクロックタイミングで°オ
フ” となる）ので、保持フリップフロップ（ＦＦ）
５もレベル５に変更され、割り込み許可フラグ２が“オ
フ゛であるにもかかわらず、該レベル５０割り込み要求
信号がマイクロプロセッサ（ＭＰＵ） １に入力される
ことになる。
従って、この時点で、マイクロプロセッサ（ＭＰＵ）
１内において、禁止ＦＦ １１の内容が下位レベルに切
り替えられると、該レベル５の割す込みが、割り込み受
は付は回路１３で受は付けられると云う不都合が生じる
ことがある。
１内において、禁止ＦＦ １１の内容が下位レベルに切
り替えられると、該レベル５の割す込みが、割り込み受
は付は回路１３で受は付けられると云う不都合が生じる
ことがある。
その為、上記割り込みレベル判定回路４においては、保
持フリップフロップ（ＦＦ） ５の出力と１割り込み要
因（Ａｎ）との論理積で、最裔レベルの割り込みを判定
するようにしている。
持フリップフロップ（ＦＦ） ５の出力と１割り込み要
因（Ａｎ）との論理積で、最裔レベルの割り込みを判定
するようにしている。
このように構成すると、第３図のタイムチャートから明
らかな如く、割り込み要因信号（Ａｎ）が最高レベルで
無（なると、自動的に、該割り込みレベル判定回路４の
出力信号（ＬＶ７） も°オフ゛ となるので、保持
フリップフロップ（ＦＦ） ５に対するゲート回路を構
成しているアンド回路６１〜Ｇ３は抑止され、前述のよ
うな、例えば、レベル５の割り込み要求信号がマイクロ
プロセッサ（ＭＰＩＩ） １に入力される現象は起こら
ない。
らかな如く、割り込み要因信号（Ａｎ）が最高レベルで
無（なると、自動的に、該割り込みレベル判定回路４の
出力信号（ＬＶ７） も°オフ゛ となるので、保持
フリップフロップ（ＦＦ） ５に対するゲート回路を構
成しているアンド回路６１〜Ｇ３は抑止され、前述のよ
うな、例えば、レベル５の割り込み要求信号がマイクロ
プロセッサ（ＭＰＩＩ） １に入力される現象は起こら
ない。
このように、本発明は、マイクロプロセッサ（ＭＰＵ）
内での走行レベルが決まっていない割り込み処理を実行
する際、一時的に全ての割り込み要因をマスクするのに
、ソフトウェアで制御できる割り込み許可フラグを、該
マイクロプロセッサ（肝Ｕ）の外に設けている中央処理
装置（ＣＰＵ）において、該マイクロプロセッサ（ＭＰ
Ｕ）の外部に、最高Ｌ／ヘルの割り込み要因（Ａ７）が
、マイクロプロセッサ（ＭＰＩＩ）に入力されたことを
判定する割り込みレベル判定回路を設け、該判定回路の
出力であるレベル７ （ＬＶ７）信号によって、上記割
り込み許可フラグを無効化することにより、該割り込み
許可フラグを°オフ”→“オン′ したときにも、該最
高レベルの割り込み要因（Ａ７）を、マイクロプロセッ
サ（ＭＰＵ）内で再検出されないようにした所に特徴が
ある。
内での走行レベルが決まっていない割り込み処理を実行
する際、一時的に全ての割り込み要因をマスクするのに
、ソフトウェアで制御できる割り込み許可フラグを、該
マイクロプロセッサ（肝Ｕ）の外に設けている中央処理
装置（ＣＰＵ）において、該マイクロプロセッサ（ＭＰ
Ｕ）の外部に、最高Ｌ／ヘルの割り込み要因（Ａ７）が
、マイクロプロセッサ（ＭＰＩＩ）に入力されたことを
判定する割り込みレベル判定回路を設け、該判定回路の
出力であるレベル７ （ＬＶ７）信号によって、上記割
り込み許可フラグを無効化することにより、該割り込み
許可フラグを°オフ”→“オン′ したときにも、該最
高レベルの割り込み要因（Ａ７）を、マイクロプロセッ
サ（ＭＰＵ）内で再検出されないようにした所に特徴が
ある。
尚、上記実施例においては、複数個の割り込みＷ因（Ａ
ｎ）ｔ−エンコードして、マイクロプロセッサ（ＭＰＵ
） １に入力し、マイクロプロセッサ（ＭＰＵ） １に
おいては、該エンコード信号をデコードして、それぞれ
の割り込み要求信号を認識する例で説明したが、必ずし
も、この方式に限定されるものでないことは云う迄もな
いことである。
ｎ）ｔ−エンコードして、マイクロプロセッサ（ＭＰＵ
） １に入力し、マイクロプロセッサ（ＭＰＵ） １に
おいては、該エンコード信号をデコードして、それぞれ
の割り込み要求信号を認識する例で説明したが、必ずし
も、この方式に限定されるものでないことは云う迄もな
いことである。
以上、詳細に説明したように、本発明の割り込み制御方
式は、少なくとも、割り込み要求信号の立ち上がりを検
出したことで割り込み信号を認識し、且つ最高レベルの
割り込み信号をマスクできないマイクロプロセッサ（Ｍ
ＰＵ）を使用し、外部に割り込み許可フラグを備えた中
央処理装置（ＣＰＵ）において、該マイクロプロセンサ
（ＭＰＵ）に入力している割り込み要求信号と３割り込
み要因信号（八〇）との論理積で、最高レベルの割り込
み信号（ＬＶ７）を検出して、上記外部の割り込み許可
フラグを無効化する機構を設けることにより、上記機構
でマイクロプロセッサ（ＭＰＵ）に入力されている割り
込み要求信号が最高レベルの割り込み要求信号であり、
且つ割り込み要因信号（Ａｎ）に最高レベルの割り込み
要因信号（＾７）があることを検出したとき、該外部の
割り込み許可フラグを無効化するようにしたものである
ので、ソフトウェアによって、現在の割り込みレベルを
意識する必要がなく、走行レベルが一定でない割り込み
処理が単純化できると共に、任意の割り込みレベルでの
マスク燥作を共通化できる効果がある。
式は、少なくとも、割り込み要求信号の立ち上がりを検
出したことで割り込み信号を認識し、且つ最高レベルの
割り込み信号をマスクできないマイクロプロセッサ（Ｍ
ＰＵ）を使用し、外部に割り込み許可フラグを備えた中
央処理装置（ＣＰＵ）において、該マイクロプロセンサ
（ＭＰＵ）に入力している割り込み要求信号と３割り込
み要因信号（八〇）との論理積で、最高レベルの割り込
み信号（ＬＶ７）を検出して、上記外部の割り込み許可
フラグを無効化する機構を設けることにより、上記機構
でマイクロプロセッサ（ＭＰＵ）に入力されている割り
込み要求信号が最高レベルの割り込み要求信号であり、
且つ割り込み要因信号（Ａｎ）に最高レベルの割り込み
要因信号（＾７）があることを検出したとき、該外部の
割り込み許可フラグを無効化するようにしたものである
ので、ソフトウェアによって、現在の割り込みレベルを
意識する必要がなく、走行レベルが一定でない割り込み
処理が単純化できると共に、任意の割り込みレベルでの
マスク燥作を共通化できる効果がある。
第１図は本発明の割り込み制御方式の原理ブロック図。
第２図は本発明の一実施例をプロ、り図で示した図。
第３図は本発明による割り込み動作をタイムチャートで
示した図。 第４図は従来の割り込み制御方式を説明する図。 である。 図面において、 １はマイクロプロセッサ（ＭＰＵ） 。 １１は禁止ＰＦ 、 １２はデコーダ。 １３は割り込み受付回路、１′４は内部バス。 ２は割り込み許可フラグ。 ３はエンコーダ。 ４は割り込みレベル判定回路。 ５は保持フリップフロップ（ＦＦ）。 ６は論理和回路、又は無効化回路。 ＾、Ｂ、Ｃは信号。 Ａｎ（ｎ＝１．２．−一・）は割り込み要因信号。 ＬＶ７は割り込みレベル判定回路の出力信号でレベルの
割り込み信号。 をそれぞれ示す。
示した図。 第４図は従来の割り込み制御方式を説明する図。 である。 図面において、 １はマイクロプロセッサ（ＭＰＵ） 。 １１は禁止ＰＦ 、 １２はデコーダ。 １３は割り込み受付回路、１′４は内部バス。 ２は割り込み許可フラグ。 ３はエンコーダ。 ４は割り込みレベル判定回路。 ５は保持フリップフロップ（ＦＦ）。 ６は論理和回路、又は無効化回路。 ＾、Ｂ、Ｃは信号。 Ａｎ（ｎ＝１．２．−一・）は割り込み要因信号。 ＬＶ７は割り込みレベル判定回路の出力信号でレベルの
割り込み信号。 をそれぞれ示す。
Claims (1)
- 【特許請求の範囲】 少なくとも、割り込み要求信号の立ち上がりを検出した
ことで割り込み信号を認識し、且つ最高レベルの割り込
み信号をマスクできないマイクロプロセッサ（ＭＰＵ）
（１）を使用し、外部に割り込み許可フラグ（２）を備
えた中央処理装置（ＣＰＵ）において、 上記マイクロプロセッサ（ＭＰＵ）（１）の外部におい
て、該マイクロプロセッサ（ＭＰＵ）（１）に入力して
いる割り込み要求信号と、割り込み要因信号（Ａｎ）と
の論理積で最高位の割り込みレベルを判定する割り込み
レベル判定回路（４）と、 該割り込みレベル判定回路（４）において、最高レベル
の割り込み信号（ＬＶ７）を検出したとき、上記外部の
割り込み許可フラグ（２）を無効化する回路（６）と、 上記無効化回路（６）の出力信号と、割り込み要因信号
（Ａｎ）との論理積をとった信号を保持するフリップフ
ロップ（ＦＦ）（５）とを設けて、上記割り込みレベル
判定回路（４）において、最高レベルの割り込み信号（
ＬＶ７）を検出したときには、上記割り込み許可フラグ
（２）を無効化するように制御することを特徴とする割
り込み制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61189338A JP2538885B2 (ja) | 1986-08-12 | 1986-08-12 | 割り込み制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61189338A JP2538885B2 (ja) | 1986-08-12 | 1986-08-12 | 割り込み制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6345638A true JPS6345638A (ja) | 1988-02-26 |
| JP2538885B2 JP2538885B2 (ja) | 1996-10-02 |
Family
ID=16239667
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61189338A Expired - Lifetime JP2538885B2 (ja) | 1986-08-12 | 1986-08-12 | 割り込み制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2538885B2 (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5920053A (ja) * | 1982-07-26 | 1984-02-01 | Toshiba Corp | マイクロコンピユ−タシステム |
| JPS5998256A (ja) * | 1982-11-26 | 1984-06-06 | Nec Corp | 割込制御装置 |
-
1986
- 1986-08-12 JP JP61189338A patent/JP2538885B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5920053A (ja) * | 1982-07-26 | 1984-02-01 | Toshiba Corp | マイクロコンピユ−タシステム |
| JPS5998256A (ja) * | 1982-11-26 | 1984-06-06 | Nec Corp | 割込制御装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2538885B2 (ja) | 1996-10-02 |
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