JPS6346690A - メモリ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、半導体メモリに対し、データ書き込み動作ち
るいはビット操作を実行するメモリ駆動回路に関する。

Ｍ　ＯＳ　瓜）　ランジスタ（以下トランジスタと称す
）てより構成される半導体メモリセルの従来の例を第１
図に示す。半導体メモリセル５は、トランスファーゲー
トとして動作するトランジスタ１及び２と、インノく一
タ回路３及び４により構成される。トランジスタ１及び
２のゲートは、アドレスライン６に接続され、アドレス
ライン６が１ｎ（）１イレペル）の時、トランジスタ１
及び２は導通状態となり、アドレスライン６が０″（ロ
ウレベル）の時、トランジスタ１及び２の一方の端子は
、データ信号が入力されるデジットライン７及び７′に
それぞれ接続されている。

第１図において、アドレスライン６が、＠１′″でトラ
ンジスタｌ及び２が導通状態であった場合、デジットラ
イン７に１１″、デジットライン７’Ｋ”　Ｏ”が入力
されると、半導体メモリセルには１”が記憶される。又
デジットライン７に＠　Ｑ　ＩＴ、デジットライン７′
に＠ｌ”が入力された時には、半導体メモリセルには０
ｍが記憶される。もし、デジットライン７及び７′が開
放状態であれば、アドレスライン６が”１’であっても
半導体メモリセルの内容は保持される。尚、アドレスラ
イン６が１０′であった場合には、トランジスタ１及び
２が非導通状態となるので、半導体メモリセルの内容は
保持される。

第２図に示すように複数ビットの半導体メモリセルによ
って構成された半導体メモリ装置８はアドレスライン６
にメモリセルのトランジスタ１及び２のゲートが複数個
接続され、又、デジットライン７及び７′には。

メモリセルのトランジスタ１及び２の一方の端子がそれ
ぞれ複数個接続されることによりマトリクス状に構成す
ることができる。

上記のような半導体メモリは、マイク−コンピ−タやそ
の周辺装置の内部メモリとして、又、外部メモリとして
広く使用されている。従来このような半導体メモリの内
容に対しビットセットあるいはビットリセットなどを実
行する場合、所定の７ドレスラインを１”にし、指定さ
れた半導体メモリの内容を一旦読み出し５次に、読み出
した内容に対し、ビット操作を実行した後、再び半導体
メモリにその操作結果を書き込まねばならなかった。し
たがって、半導体メモリの内容に対し、ビットセットあ
るいはビットリセットなどを実行する場合には、データ
書き込み動作処理時間に比べ、半導体メモリ内容の読み
出し及びビット操作処理を実行するので少なくとも２倍
以上の処理時間が必要となり、更に半導体メモリから読
み出された内容に対し、ビット操作を実行するために、
特別の論理演算回路などを必要としていた。したがって
半導体メモリに対し、データ書き込み動作及びビット操
作機能を有する装置を半導体集積回路で実現する場合、
トランジスタ素子数の増加により、コストが増大するな
どの欠点があった。

本発明は、このような事情に鑑みて発明されたもので、
半導体メモリへのデータ書き込み動作と共に、半導体メ
モリへのデータ書き込み動作の処理時間と等しい時間で
、半導体メモリの内容に対し、ビットセットあるいはビ
ットリセット動作を非常に簡単な回路構成で実行できる
メモリ駆動回路を提供している。特に、本発明によるメ
モリ駆動回路を、半導体メモリが主体で特別な論理演算
回路を必要としない半導体装置（例えば、表示用メモリ
を備えた表示装置）などに付加することにより、半導体
メモリに対し、データの書き込み動作を実行すると共に
半導体メモリの内容に対するビットセットあるいは、ビ
ットリセット動作を半導体メモリへのデータ書ぎ込みと
等しい時間で、容易に実行でき、更に、ビットセット及
びビットリセット操作を実行する特別の論理演算回路が
不要となるため、トランジスタ素子数の少ない機能的に
すぐれた半導体装置を提供することができる。

ｌ′−１ 以下余・白　、、 −′ 本発明によれば、メモリセルに接続され２本で１対をな
す第１および第２のゲイジット線と、第１０ノードと第
１の電源電位との間に直列に接続された第１の導電展の
第１および第２のトランジスタと、第１のノードと第２
の電源電位との間に直列に接続された第２の導電型の第
３および第４のトランジスタと、第１のノードを第１の
ゲイジット線に接続する第１の接続手段と、第２のノー
ドと第１の電源電位との間に直列に接続された第１の導
電型の第５および第６のトランジスタと、第２のノード
と第２の電源電位との間に直列に接続された第７および
第８のトランジスタと、第２の／−ドな第２のゲイジッ
ト線に接続する第２の接続手段と、第１の制御情報を供
給する第１の制御情報供給手段と、この第１の制御情報
の反転情報を供給する第２の制御情報供給手段と、第２
の制御情報を供給　。

−二 する第３の制御情報供給手段と、この第２の制御情報の
反転情報を供給する第４の制御情報供給手段と、入力情
報を供給する入力情報供給手段と、入力情報の反転情報
を供給する反転入力情報供給手段と、第１の制御情報供
給手段を第８のトランジスタのゲートに接続する手段と
、第２の制御情報供給手段を第１のトランジスタのゲー
トに接続する手段と、第３の制御情報供給手段を第４の
トランジスタのゲートに接続する手段と、第４の制御情
報供給手段を第５のトランジスタのゲートに接続する手
段と、入力情報供給手段を第２および第３のトランジス
タのゲートに接続する手段と、反転入力情報供給手段を
第６および第７のトランジスタのゲートに接続する手段
とを有するメモリ回路を得る。

Ｌス　−ド　ニ１〉　白　　　し。

覧　暉 第３図を参照して本発明が用いられる構成例を説明する
Ｏ 同図は、メモリ駆動回路２３・１〜２３・４を使用し、
４ビット単位で、データ書き込み動作、ビットセット動
作及びビットリセット動作を実行する構成例である。

４ビツトパスライン２４より５データ線２１・１〜２１
・４にデータが入力されている。後述する本発明の実施
例を用いたメモリ駆動回路２３は、半導体メモリ装置８
の各デジットライン対に接続することにより、デジット
ライン対土に接続された複数ビットの半導体メモリセル
に対し、データ書き込み動作及びビット操作を実行する
ことができる。同図の例では、４ビット単位に、データ
書き込み動作及びビット操作る実行する例であるが、任
意のビット単位と拡張することができる。

第４図ＫＭ３図において、アドレスライン６・ｍを７ド
レスラインとし、デジットライン７・１，７′・１をデ
ジットラインとする半導体メモリセルとデジ、トライン
７・１．７′・１に接続された本発明の実施例によるメ
モリ駆動回路２３を示す。

同図は、相補型ＭＯ８）ランジスタにより構成された本
発明の具体例である。尚、同図において、第１図と同一
手段には同一番号が付しである。

第４図において、トランジスタ２６乃至２９はｎチャン
ネル型トランジスタであり、トランジスタ２４！２５．
３０及び３１はＰチャンネル厘トランジスタであり、イ
ン〉く−夕回路１９，２０．２２は相補型トランジスタ
により構成されている。トランジスタ２４及び３１のゲ
ートは、それぞれ、インバータ回路１９及び２０の出力
と接続され、トランジスタ２４及び３１のソース側はＧ
ＮＤ（グランド）に接続されている。トランジスタ２７
及び２８のゲートは、それぞれ制御線１８及び１７の出
力と接続され、トランジスタ２７及び２８のソース側は
＋Ｖ（ハイレベル電圧）に接続されている。ごハリトラ
ンジスタ２４．２７および２８゜３１の間には直列にト
ランジスタ２５．２６および２９．３０がそれぞれ＆＆
、されており、トランジスタ２４及び２７のドレイン側
は、トランジスタ２５゜２６を介して半導体メモリセル
のデジットライン７・１に接続され、トランジスタ２８
反び３１のドレイン側はトランジスタ２９．３０を介し
てデジットライン７′・１に接続されている。制御線１
７及び１８は、データ書き込み、ピッドセット、ビット
リセット及びデータ保持の４つの状態を指定する制御線
であり、制御線１７はトランジスタ２８及びインバータ
回路１９に入力されており、インバータ回路１９の出力
は、トランジスタ２４に入力されている。制御線１８は
、トランジスタ２７及びインバータ回路２０に入力され
ており、インバータ回路２０の出力は、トランジスタ３
１に入力されている。データが入力されるデータ線２１
は、トランジスタ２５．２６及びインバータ回路２２に
入力されており、インバータ回路２２の出力は、トラン
ジスタ２９と３０に入力されている。

次に第４図の動作を説明する。今、アドレスライン６・
ｍが”１”であり、半導体メモリセル５に対し、データ
の書き込み操作が可能な状態であったとする。

初めに半導体メモリセル５に対し、データ線２１に入力
されたデータを書き込む場合について説明する。この場
合制御線１７及び１８を１″に指定する。データ線２１
にデータ＠１”が入力された場合には、トランジスタ２
６と２７のゲートが１１”となり、トランジスタ３０　
、３１のゲートが”Ｏｓとなるので、トランジスタ２６
．２７．３０及び３１が導通状態となり、デジットライ
ン７・１には＋Ｖ（以下＠１″とする）が伝達され、デ
ジットライン７′・１には、ＧＮＤ（以下″Ｏ”とする
）が伝達されるので半導体メモリセル５には、１″が記
憶される。又、データ線２１にデータ１ＯＮが入力され
た場合には、トランジスタ２４と２５のゲートが”θ″
となり、トランジスタ２８と２９のゲートが”１″とな
るので、トランジスタ９２４．２５．２８．２９が導通
状態となるのでデジットライン７・ＩＫは、１０′″が
伝達され、デジットライ７７′・１）Ｃは１１”が伝達
されるので、半導体メモリセル５には＠０”が記憶され
る。

次に、半導体メモリセル５に対し、ビットセット動作を
実行する場合には、制御線１７を１０”、制御線１８を
１１１に指定する。データ線２１に、データ″１”が入
力された場合、トランジスタ２６と２７のゲートが１１
″となり、トランジスタ３０と３１のゲートが０″′と
なるので、トランジスタ２６　、２７　。

３０．３１が導通状態となり、半導体メモリセル５には
、１″が記憶される。又、データ線にデータ＠ｏｌ″が
入力された場合には、トランジスタ２６　＋　３０　＋
２８．２４が非導通状態となり、デジットライン７・１
及び７′・１は開放状態となり、半導体メモリセル５は
以前のデータを保持する。したがって、制御線１７を＠
０″、制御線１８を”１″に指定した場合、データ線Ｋ
”　１　”が入力された時のみ選択された半導体メモリ
には”１″が記憶され、ビットセット動作を実行するこ
とができる。

次に、半導体メモリセル５に対し、ビットリセット動作
を実行する場合には、制御線１７を１′＃、制御線１８
を０”Ｋ指定する。データ線２１に、データ″１”が入
力された場合、トランジスタ２５　、２９　。

２７．３１はすべて非導通状態となり、半導体メモリセ
ル５は以前のデータを保持する。又、データ線にデータ
１０”が入力された場合には、トランジスタ２５及び２
４が導通状態となり、デジットライン７・１には１０″
が伝達され、一方トランジスタ２８．２９が導通状態と
なってデジットライン７′・１には１″が伝達されるの
で半導体メモリセル５には“Ｏ”が記憶される。したが
つく制御線１７を”１′、制御線１８を０″に指定した
場合、データ線に′０″が入力された時のみ選択された
半導体メモリには１０′″が記憶され、ビットリセット
動作を実行することができる。

尚、半導体メモリに対し、データの書き込みを実行しな
い時は、制御線１７及び１８を＠０″に設定しておけば
よい。

第４図Ｋｂける本発明によるメモリ駆動回路２３？ｉ、
トランジスタ２４〜３１と、インバータ回路１９，２０
及び２２と、制御線とデータ線により構成されるが、特
に、トランジスタ２５．２６．２９．３０は、半導体メ
モリのデジットラインを駆動するために、本来必要な回
路であり本発明は制御線１７及び１８により、トランジ
スタ２４．２７．２８．３１を制御するだけの簡単な回
路構成で、上記で説明したように半導体メモリに対し、
ビット操作をも実行可能としている。

又、ピットセット動作において、データ線のデータが１
”の時のみ選択された半導体メモリには、１１″が記憶
され、ビットリセット動作においてはデータ線のデータ
がＯ′の時のみ選択された半導体メモリには１１０１＋
が記憶されるので、半導体メモリの内容と、データとの
論理和演算あるいは論理積演算を実行した場合と同様の
効果を持ち、マイクロコンピュータなどにおいて半導体
メモリの内容と、データとの論理和演算おるいは論理積
演算機能として使用することも可能である。

以上のように、本発明によるメモリ駆動回路により、半
導体メモリに対し、データ書き込み動作あるいはピット
セット動作あるいはビットリセット動作を非常に簡単な
回路を付加することによって実行することができ、特に
ピットセット及びビットリセット動作は、データ書な込
み動作の処理時間と等しい時間ですみ、半導体メモリ駆
動回路を使用することにより、半導体メモリに対する処
理時間を短縮でき、更に、半導体装置においてビット操
作機能を有したことによるトランジスタ素子数の増加を
防止することができ、コストの安い、すぐれ九機能を持
つ半導体装置を提供できるなど、その効果は非常に大で
おる。

【図面の簡単な説明】

第１図は半導体メモリセルの構成例を示す図、第２図は
半導体メモリアレイを示す図、第３図は本発明な用いた
４ビットメモリ操作構成を示す図、第４図は本発明の実
施例ビよるメ毫り駆動回路を示す図である＠１７、．１
８・・・・・・制御線、１９　、２０　、２２．−０−
０−インバータ回路、２１・パ・・・データ線、２４〜
３１・・・・・・トランジスタ、２３・・・・・・本発
明によるメモリ駆動回路。 代理人　弁理士　内　原　　　音 第１　図 第２　図 楕３　図

Claims (1)

【特許請求の範囲】
1. 　メモリセルに接続され２本で１対をなす第１および第
   ２のディジット線と、第１のノードと第１の電源電位と
   の間に直列に接続された第１の導電型の第１および第２
   のトランジスタと、前記第１のノードと第２の電源電位
   との間に直列に接続された第２の導電型の第３および第
   ４のトランジスタと、前記第１のノードを前記第１のデ
   ィジット線に接続する第１の接続手段と、第２のノード
   と前記第１の電源電位との間に直列に接続された前記第
   １の導電量の第５および第６のトランジスタと、前記第
   ２のノードと前記第２の電源電位との間に直列に接続さ
   れた第７および第８のトランジスタと、前記第２のノー
   ドを前記第２のディジット線に接続する第２の接続手段
   と、第１の制御情報を供給する第１の制御情報供給手段
   と、前記第１の制御情報の反転情報を供給する第２の制
   御情報供給手段と、第２の制御情報を供給する第３の制
   御情報供給手段と、前記第２の制御情報の反転情報を供
   給する第４の制御情報供給手段と、入力情報を供給する
   入力情報供給手段と、前記入力情報の反転情報を供給す
   る反転入力情報供給手段と、前記第１の制御情報供給手
   段を前記第８のトランジスタのゲートに接続する手段と
   、前記第２の制御情報供給手段を前記第１のトランジス
   タのゲートに接続する手段と、前記第３の制御情報供給
   手段を前記第４のトランジスタのゲートに接続する手段
   と、前記第４の制御情報供給手段を前記第５のトランジ
   スタのゲートに接続する手段と、前記入力情報供給手段
   を前記第２および第３のトランジスタのゲートに接続す
   る手段と、前記反転入力情報供給手段を前記第６および
   第７のトランジスタのゲートに接続する手段とを有する
   ことを特徴とするメモリ回路。