JPS6346986B2 - - Google Patents
Info
- Publication number
- JPS6346986B2 JPS6346986B2 JP54125399A JP12539979A JPS6346986B2 JP S6346986 B2 JPS6346986 B2 JP S6346986B2 JP 54125399 A JP54125399 A JP 54125399A JP 12539979 A JP12539979 A JP 12539979A JP S6346986 B2 JPS6346986 B2 JP S6346986B2
- Authority
- JP
- Japan
- Prior art keywords
- film
- polycrystalline silicon
- semiconductor substrate
- sio
- base
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D48/00—Individual devices not covered by groups H10D1/00 - H10D44/00
- H10D48/30—Devices controlled by electric currents or voltages
- H10D48/32—Devices controlled by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H10D48/34—Bipolar devices
- H10D48/345—Bipolar transistors having ohmic electrodes on emitter-like, base-like, and collector-like regions
Landscapes
- Bipolar Transistors (AREA)
- Formation Of Insulating Films (AREA)
Description
【発明の詳細な説明】
本発明は半導体装置の製造方法に関し、詳しく
は、SiO2膜表面とSi3N4膜表面が共存する場合
に、Si3N4膜表面上にのみ、多結晶シリコンが選
択的に成長できることを利用して、バイポーラト
ランジスタのエミツタとグラフトベースを自己整
合（セルフアライン）によつて形成する方法に関
する。
は、SiO2膜表面とSi3N4膜表面が共存する場合
に、Si3N4膜表面上にのみ、多結晶シリコンが選
択的に成長できることを利用して、バイポーラト
ランジスタのエミツタとグラフトベースを自己整
合（セルフアライン）によつて形成する方法に関
する。
半導体装置の高速度化高密度化には、微細加工
技術とともにセルフアライン技術が重要である。
とくに、バイポーラLSIの高速化には、ベース抵
抗の低減は非常に重要であつて、そのためには、
ベースやエミツタをセルフアラインによつて、精
度よく形成することが必要である。
技術とともにセルフアライン技術が重要である。
とくに、バイポーラLSIの高速化には、ベース抵
抗の低減は非常に重要であつて、そのためには、
ベースやエミツタをセルフアラインによつて、精
度よく形成することが必要である。
本発明は、Si3N4上にのみ多結晶シリコンが成
長できる技術を用い、多結晶シリコンの厚さおよ
び横方向への成長を利用して、グラフトベースを
形成するものである。
長できる技術を用い、多結晶シリコンの厚さおよ
び横方向への成長を利用して、グラフトベースを
形成するものである。
以下図面を用いて本発明を詳細に説明する。
第１図乃至第４図は、本発明の一実施例を示す
工程図である。
工程図である。
まず、第１図に示すようにＮ型単結晶シリコン
１の一主表面上に窒化シリコン膜（厚さ約0.1μ
ｍ）２およびその上に酸化シリコン膜（厚さ0.05
〜0.1μｍ）３を形成する。この場合、単結晶シリ
コン１と窒化シリコン膜２との間に応力を緩和さ
せるために薄い酸化シリコン膜（厚さ〜400Å）
４を形成した。次に、イオン打込法によつてほう
素を単結晶シリコン１に打込んで、Ｐ型層５を形
成し、ベース領域とする。続いて第２図にすよう
に、ホトリソグラフイ技術を用いて、エミツタを
形成すべき個所の酸化シリコン膜３をエツチして
除き、凹部６を形成し、窒化シリコン膜２の表面
７を露出させる。つぎに、第３図に示すように、
露出した窒化シリコン膜の表面７上にのみ多結晶
シリコンを成長させ、多結晶シリコン層８を形成
する。多結晶シリコン層８の成長厚さが酸化シリ
コン膜３の厚さより充分厚くすれば、第３図に示
したように、多結晶シリコン層８は凹部６から縦
方向横方向ともに突出した状態になる。
１の一主表面上に窒化シリコン膜（厚さ約0.1μ
ｍ）２およびその上に酸化シリコン膜（厚さ0.05
〜0.1μｍ）３を形成する。この場合、単結晶シリ
コン１と窒化シリコン膜２との間に応力を緩和さ
せるために薄い酸化シリコン膜（厚さ〜400Å）
４を形成した。次に、イオン打込法によつてほう
素を単結晶シリコン１に打込んで、Ｐ型層５を形
成し、ベース領域とする。続いて第２図にすよう
に、ホトリソグラフイ技術を用いて、エミツタを
形成すべき個所の酸化シリコン膜３をエツチして
除き、凹部６を形成し、窒化シリコン膜２の表面
７を露出させる。つぎに、第３図に示すように、
露出した窒化シリコン膜の表面７上にのみ多結晶
シリコンを成長させ、多結晶シリコン層８を形成
する。多結晶シリコン層８の成長厚さが酸化シリ
コン膜３の厚さより充分厚くすれば、第３図に示
したように、多結晶シリコン層８は凹部６から縦
方向横方向ともに突出した状態になる。
Si3N4膜２の露出された表面７上にのみ選択的
に多結晶シリコンを成長させるには、800〜900℃
において、0.05〜0.10モルパーセントのダイクロ
ルシランを含む水素と接触させればよい。
に多結晶シリコンを成長させるには、800〜900℃
において、0.05〜0.10モルパーセントのダイクロ
ルシランを含む水素と接触させればよい。
このようにすれば、SiO2膜３の表面上には、
多結晶シリコンは成長せず、Si3N4膜２の露出さ
れた表面７上にのみ多結晶シリコンが成長する。
多結晶シリコンは成長せず、Si3N4膜２の露出さ
れた表面７上にのみ多結晶シリコンが成長する。
イオン打込法によりボロンイオンを100kVの加
速電圧で打込み、多結晶シリコン層８直下以外の
単結晶シリコン１中にグラフトベース層９を形成
する。グラフトベース領域９は、横方向にも突出
成長した多結晶シリコン層８のためにエミツタ用
の凹部６より離れて形成される。第４図に示すよ
うに、多結晶シリコン層８をエツチして除き、次
に酸化シリコン膜３をマスクにして、窒化シリコ
ン膜２の露出された部分をエツチし、さらに窒化
シリコン膜２をマスクにして薄い酸化シリコン膜
４をエツチして除き、単結晶シリコン１の表面を
露出させた後、砒素元素をイオン打込法あるいは
拡散法によつて添加してエミツタ領域１０を形成
した。
速電圧で打込み、多結晶シリコン層８直下以外の
単結晶シリコン１中にグラフトベース層９を形成
する。グラフトベース領域９は、横方向にも突出
成長した多結晶シリコン層８のためにエミツタ用
の凹部６より離れて形成される。第４図に示すよ
うに、多結晶シリコン層８をエツチして除き、次
に酸化シリコン膜３をマスクにして、窒化シリコ
ン膜２の露出された部分をエツチし、さらに窒化
シリコン膜２をマスクにして薄い酸化シリコン膜
４をエツチして除き、単結晶シリコン１の表面を
露出させた後、砒素元素をイオン打込法あるいは
拡散法によつて添加してエミツタ領域１０を形成
した。
その後ベースコンタクト用の開孔部を設け、エ
ミツタ、ベース、コレクタのオーミツク電極を設
けて電気的特性を測定評価した結果、従来のトラ
ンジスタより低いベース抵抗を有する微小トラン
ジスタが形成されたことが確認された。
ミツタ、ベース、コレクタのオーミツク電極を設
けて電気的特性を測定評価した結果、従来のトラ
ンジスタより低いベース抵抗を有する微小トラン
ジスタが形成されたことが確認された。
上記説明から明らかなように、本発明はSi3N4
膜上にのみ、多結晶シリコンを選択的に成長し、
多結晶シリコンの横方向への成長を利用して、グ
ラフトベースをセルフアラインによつて形成す
る。また、エミツタも、多結晶シリコンを成長さ
せるために設けた窓を利用して、セルフアライン
によつて形成される。したがつて、グラフトベー
スとエミツタの両者を極めて高い精度で形成する
ことができ、高速度化にも極めて有効である。
膜上にのみ、多結晶シリコンを選択的に成長し、
多結晶シリコンの横方向への成長を利用して、グ
ラフトベースをセルフアラインによつて形成す
る。また、エミツタも、多結晶シリコンを成長さ
せるために設けた窓を利用して、セルフアライン
によつて形成される。したがつて、グラフトベー
スとエミツタの両者を極めて高い精度で形成する
ことができ、高速度化にも極めて有効である。
第１図乃至第４図は本発明の一実施例を示す工
程図である。 ２……Si3N4膜、３，４……SiO2膜、８……多
結晶シリコン膜、９……グラフトベース、１０…
…エミツタ。
程図である。 ２……Si3N4膜、３，４……SiO2膜、８……多
結晶シリコン膜、９……グラフトベース、１０…
…エミツタ。
Claims (1)
- 【特許請求の範囲】 １ 下記工程を含む半導体装置の製造方法。 (a) 半導体基板の一主平面上にSi3N4膜とSiO2膜
を積層して形成した後、イオン打込みを行な
い、上記半導体基板の表面領域にベース領域を
形成する工程。 (b) 上記SiO2膜の所望部分を除去して上記Si3N4
膜の表面を露出させた後、上記Si3N4膜の露出
された表面上から周辺の上記SiO2膜上に延在
する多結晶シリコン膜を形成する工程。 (c) 上記多結晶シリコン膜の直下部以外の上記半
導体基板の表面領域にイオン打込みを行なつて
グラフトベースを形成する工程。 (d) 上記多結晶シリコン膜を除去した後、上記
Si3N4膜の露出された部分を除去して、上記半
導体基板の表面を露出する工程。 (e) 露出された上記半導体基板の表面領域に不純
物を導入してエミツタを形成する工程。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12539979A JPS5650559A (en) | 1979-10-01 | 1979-10-01 | Manufacture of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12539979A JPS5650559A (en) | 1979-10-01 | 1979-10-01 | Manufacture of semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5650559A JPS5650559A (en) | 1981-05-07 |
| JPS6346986B2 true JPS6346986B2 (ja) | 1988-09-20 |
Family
ID=14909165
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12539979A Granted JPS5650559A (en) | 1979-10-01 | 1979-10-01 | Manufacture of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5650559A (ja) |
-
1979
- 1979-10-01 JP JP12539979A patent/JPS5650559A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5650559A (en) | 1981-05-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0582439A (ja) | 絶縁層の上に成長層を有する半導体装置の製造方法およびｍｏｓ半導体装置 | |
| JPS62247572A (ja) | 絶縁ゲ−ト電界効果トランジスタの製造方法 | |
| JPH01274470A (ja) | バイポーラ・トランジスタ装置及びその製造方法 | |
| JPH0582441A (ja) | 炭化シリコンバイポーラ半導体装置およびその製造方法 | |
| JPH021934A (ja) | バイポーラ半導体装置の製造方法 | |
| JPH0684938A (ja) | 半導体装置の製造方法 | |
| JPH0249019B2 (ja) | ||
| JPH0669430A (ja) | 半導体装置の製造方法 | |
| JPH0239091B2 (ja) | ||
| JPH07142505A (ja) | 半導体装置の製造方法 | |
| JPH0113210B2 (ja) | ||
| JP2807296B2 (ja) | 半導体単結晶層の製造方法 | |
| JPH04233737A (ja) | トランジスタの製造方法 | |
| JPH0433343A (ja) | バイポーラ型半導体装置およびその製造方法 | |
| JP2546650B2 (ja) | バイポ−ラトランジスタの製造法 | |
| JP3142303B2 (ja) | 高速バイポーラトランジスタの製造方法 | |
| JPS6020570A (ja) | 半導体装置の製造方法 | |
| JPS6384156A (ja) | バイポ−ラトランジスタの形成方法 | |
| JPH0464182B2 (ja) | ||
| JPH0766284A (ja) | 半導体装置の製造方法 | |
| JPS59186366A (ja) | 半導体装置およびその製造方法 | |
| JPH0621077A (ja) | 半導体装置およびその製造方法 | |
| JPH01274474A (ja) | 半導体装置 | |
| JPH077793B2 (ja) | 半導体装置の製造方法 | |
| JPH0478009B2 (ja) |