JPS6349909B2 - - Google Patents
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- Publication number
- JPS6349909B2 JPS6349909B2 JP57104343A JP10434382A JPS6349909B2 JP S6349909 B2 JPS6349909 B2 JP S6349909B2 JP 57104343 A JP57104343 A JP 57104343A JP 10434382 A JP10434382 A JP 10434382A JP S6349909 B2 JPS6349909 B2 JP S6349909B2
- Authority
- JP
- Japan
- Prior art keywords
- contact
- substrate
- epitaxial layer
- type
- conductivity type
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
Landscapes
- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
本発明は半導体集積回路装置をかかり、特に埋
込層を形成したエピタキシヤル層に少なくとも抵
抗素子が形成され、該抵抗素子のコンタクトが他
の素子を介することなく直接外部端子に接続され
ている集積回路装置の抵抗コンタクト部の静電気
放電破壊強度を向上させた半導体集積回路装置に
関する。
込層を形成したエピタキシヤル層に少なくとも抵
抗素子が形成され、該抵抗素子のコンタクトが他
の素子を介することなく直接外部端子に接続され
ている集積回路装置の抵抗コンタクト部の静電気
放電破壊強度を向上させた半導体集積回路装置に
関する。
半導体集積回路装置において、一導電型例えば
Ｐ型抵抗の一端のコンタクトが外部端子に直接接
続されていると、該コンタクトの大きさまたはエ
ピタキシヤル層−抵抗素子接合面と前記コンタク
トの距離がある一定の値よりも小さいものにおい
ては、同一の導電型（Ｐ型）基板を正、前記コン
タクトを負として静電気放電によつて抵抗素子コ
ンタクトが破壊してしまう。その静電気放電破壊
強度がメーカーの生産工程からユーザーの使用工
程までの間に人体もしくは周囲環境によつて加わ
るレベルよりも低い場合に問題となる。
Ｐ型抵抗の一端のコンタクトが外部端子に直接接
続されていると、該コンタクトの大きさまたはエ
ピタキシヤル層−抵抗素子接合面と前記コンタク
トの距離がある一定の値よりも小さいものにおい
ては、同一の導電型（Ｐ型）基板を正、前記コン
タクトを負として静電気放電によつて抵抗素子コ
ンタクトが破壊してしまう。その静電気放電破壊
強度がメーカーの生産工程からユーザーの使用工
程までの間に人体もしくは周囲環境によつて加わ
るレベルよりも低い場合に問題となる。
第１図は従来の半導体集積回路装置の抵抗素子
附近の断面図である。Ｐ型基板１上に成長させた
Ｎ型のエピタキシヤル層２の中にＰ型抵抗３があ
り、その下にN+埋込層４が配置されている。Ｐ
型抵抗３上の二酸化ケイ素膜５の一部を除去して
コンタクト６が設けられ、その上に蒸着された金
属配線７とボンデイング線８を経て外部端子に接
続されている。また他の素子の領域と分離する
為、絶縁領域９が設けられている。
附近の断面図である。Ｐ型基板１上に成長させた
Ｎ型のエピタキシヤル層２の中にＰ型抵抗３があ
り、その下にN+埋込層４が配置されている。Ｐ
型抵抗３上の二酸化ケイ素膜５の一部を除去して
コンタクト６が設けられ、その上に蒸着された金
属配線７とボンデイング線８を経て外部端子に接
続されている。また他の素子の領域と分離する
為、絶縁領域９が設けられている。
上記のような半導体集積回路において、Ｐ型基
板１を正、Ｐ型抵抗のコンタクト６を負とした静
電気が印加されると、エピタキシヤル層２は比較
的薄く、コンタクト６と埋込層４間の抵抗は比較
的に小さいので静電気放電破壊経路１０にそつて
破壊が生じる。従つて従来は破壊強度を上げるた
めには抵抗素子−エピタキシヤル層接合面と抵抗
コンタクト間の距離、およびコンタクトの大きさ
を大きくするなどの対策がなされていた。しかし
これらの対策を施した素子は小型化の要望に逆行
するばかりでなく、静電気放電破壊対策をおこな
う抵抗と他の抵抗の間で相対精度が一定値以上必
要とされる場合は、他の抵抗においても上記対策
と同一形状に合わせねばならず、ペレツト面積の
増大や、パターン設計を繁雑にするといつた欠点
があつた。
板１を正、Ｐ型抵抗のコンタクト６を負とした静
電気が印加されると、エピタキシヤル層２は比較
的薄く、コンタクト６と埋込層４間の抵抗は比較
的に小さいので静電気放電破壊経路１０にそつて
破壊が生じる。従つて従来は破壊強度を上げるた
めには抵抗素子−エピタキシヤル層接合面と抵抗
コンタクト間の距離、およびコンタクトの大きさ
を大きくするなどの対策がなされていた。しかし
これらの対策を施した素子は小型化の要望に逆行
するばかりでなく、静電気放電破壊対策をおこな
う抵抗と他の抵抗の間で相対精度が一定値以上必
要とされる場合は、他の抵抗においても上記対策
と同一形状に合わせねばならず、ペレツト面積の
増大や、パターン設計を繁雑にするといつた欠点
があつた。
従つて本発明は以上の問題点に対処してなされ
たもので、ペレツト面積を増大させることなく、
確実な静電気放電破壊強度を持つ半導体集積回路
装置を提供するにある。
たもので、ペレツト面積を増大させることなく、
確実な静電気放電破壊強度を持つ半導体集積回路
装置を提供するにある。
すなわち、本発明の要旨は、一導電型の半導体
基板上に反対導電型エピタキシヤル層を有し、該
エピタキシヤル層中に、外部端子に他の素子を介
さずに接続された基板と同一導電型抵抗素子およ
びその他の必要な素子が形成され前記基板とエピ
タキシヤル層の境界にエピタキシヤル層と同一導
電型高濃度不純物埋込層を有する半導体集積回路
装置において、前記抵抗素子の近傍に下端が前記
埋込層に接し、上端が前記抵抗素子の外部端子に
接続する側のコンタクトに金属配線により短絡さ
れている前記基板と同一導電型拡散層を有するこ
とを特徴とする半導体集積回路装置にある。
基板上に反対導電型エピタキシヤル層を有し、該
エピタキシヤル層中に、外部端子に他の素子を介
さずに接続された基板と同一導電型抵抗素子およ
びその他の必要な素子が形成され前記基板とエピ
タキシヤル層の境界にエピタキシヤル層と同一導
電型高濃度不純物埋込層を有する半導体集積回路
装置において、前記抵抗素子の近傍に下端が前記
埋込層に接し、上端が前記抵抗素子の外部端子に
接続する側のコンタクトに金属配線により短絡さ
れている前記基板と同一導電型拡散層を有するこ
とを特徴とする半導体集積回路装置にある。
以下図面を参照し本発明の詳細につき説明す
る。第２図は本発明の一実施例による半導体集積
回路装置の抵抗素子附近の断面図である。図にお
いて１乃至１０はそれぞれ第１図と同じ部分を示
し、異なる点は第１図の構造に加えてN+埋込層
４と接するＰ型拡散層１１をおき、この層の上端
は金属配線７によつて外部端子に接続する側のコ
ンタクト６に結ばれている。
る。第２図は本発明の一実施例による半導体集積
回路装置の抵抗素子附近の断面図である。図にお
いて１乃至１０はそれぞれ第１図と同じ部分を示
し、異なる点は第１図の構造に加えてN+埋込層
４と接するＰ型拡散層１１をおき、この層の上端
は金属配線７によつて外部端子に接続する側のコ
ンタクト６に結ばれている。
この構造においてＰ型基板１を正、Ｐ型抵抗の
コンタクト６を負とした静電気が印加された場
合、本発明の一実施例によれば基板１からコンタ
クト６間に静電気放電経路１３が追加される。静
電気放電経路１３の直列抵抗の総和は静電気放電
経路１０のそれより小さく、Ｐ型抵抗３とＮ型エ
ピタキシヤル層２との耐圧、いわゆるNPNトラ
ンジスタのＣ−Ｂ耐圧が特に小さい場合をのぞ
き、静電気放電経路１３の耐圧は静電気放電経路
１０の耐圧より低い等の理由により静電気は静電
気放電経路１０よりも静電気放電経路１３の方に
主として流れる。拡散層１１の存在は抵抗の相対
精度とは関係しないため断面積を大きくとること
ができ、拡散層１１の電流密度を下げられるの
で、静電気放電経路１３の耐破壊強度は充分得ら
れ、基板１〜コンタクト６の静電気放電破壊強度
を向上できる。本発明の一実施例の特徴であるＰ
型拡散層１１は絶縁領域９と同時形成できるため
新たな工程を付加せずに実施可能である。
コンタクト６を負とした静電気が印加された場
合、本発明の一実施例によれば基板１からコンタ
クト６間に静電気放電経路１３が追加される。静
電気放電経路１３の直列抵抗の総和は静電気放電
経路１０のそれより小さく、Ｐ型抵抗３とＮ型エ
ピタキシヤル層２との耐圧、いわゆるNPNトラ
ンジスタのＣ−Ｂ耐圧が特に小さい場合をのぞ
き、静電気放電経路１３の耐圧は静電気放電経路
１０の耐圧より低い等の理由により静電気は静電
気放電経路１０よりも静電気放電経路１３の方に
主として流れる。拡散層１１の存在は抵抗の相対
精度とは関係しないため断面積を大きくとること
ができ、拡散層１１の電流密度を下げられるの
で、静電気放電経路１３の耐破壊強度は充分得ら
れ、基板１〜コンタクト６の静電気放電破壊強度
を向上できる。本発明の一実施例の特徴であるＰ
型拡散層１１は絶縁領域９と同時形成できるため
新たな工程を付加せずに実施可能である。
以上説明したとおり、本発明によればペレツト
面積を増大させることなく、確実に静電気放電破
壊強度を持つ半導体集積回路装置を容易に得るこ
とができる。
面積を増大させることなく、確実に静電気放電破
壊強度を持つ半導体集積回路装置を容易に得るこ
とができる。
なお本発明はエピタキシヤル層が厚く、静電気
放電破壊対策を必要としない半導体集積回路素子
においても高電圧、例えばサージ電圧等が印加さ
れた場合も有効である。
放電破壊対策を必要としない半導体集積回路素子
においても高電圧、例えばサージ電圧等が印加さ
れた場合も有効である。
また、実施例ではＰ型基板、Ｎ型エピタキシヤ
ル層、Ｐ型抵抗の場合について説明したが、Ｎ型
基板、Ｐ型エピタキシヤル、Ｎ型抵抗の場合につ
いても同様効果を発揮できることは説明するまで
もない。
ル層、Ｐ型抵抗の場合について説明したが、Ｎ型
基板、Ｐ型エピタキシヤル、Ｎ型抵抗の場合につ
いても同様効果を発揮できることは説明するまで
もない。
第１図は従来の半導体集積回路装置の抵抗素子
附近の断面図、第２図は本発明の一実施例による
半導体集積回路装置の抵抗素子附近の断面図であ
る。 １……Ｐ型半導体基板、２……Ｎ型エピタキシ
ヤル層、３……Ｐ型拡散抵抗、４……N+埋込層、
５……二酸化けい素、６，１２……コンタクト、
７……金属配線、８……ボンデイング線、９……
Ｐ型絶縁領域、１０，１３……静電気放電経路、
１１……Ｐ型拡散層。
附近の断面図、第２図は本発明の一実施例による
半導体集積回路装置の抵抗素子附近の断面図であ
る。 １……Ｐ型半導体基板、２……Ｎ型エピタキシ
ヤル層、３……Ｐ型拡散抵抗、４……N+埋込層、
５……二酸化けい素、６，１２……コンタクト、
７……金属配線、８……ボンデイング線、９……
Ｐ型絶縁領域、１０，１３……静電気放電経路、
１１……Ｐ型拡散層。
Claims (1)
- １ 一導電型の半導体基板上に反対導電型エピタ
キシヤル層を有し、該エピタキシヤル層中に、外
部端子に他の素子を介さずに接続された基板と同
一導電型抵抗素子およびその他の必要な素子が形
成され前記基板とエピタキシヤル層の境界にエピ
タキシヤル層と同一導電型高濃度不純物埋込層を
有する半導体集積回路装置において、前記抵抗素
子の近傍に下端が前記埋込層に接し、上端が前記
抵抗素子の外部端子に接続する側のコンタクトに
金属配線により短絡されている前記基板と同一導
電型拡散層を有することを特徴とする半導体集積
回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57104343A JPS58220459A (ja) | 1982-06-17 | 1982-06-17 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57104343A JPS58220459A (ja) | 1982-06-17 | 1982-06-17 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58220459A JPS58220459A (ja) | 1983-12-22 |
| JPS6349909B2 true JPS6349909B2 (ja) | 1988-10-06 |
Family
ID=14378259
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57104343A Granted JPS58220459A (ja) | 1982-06-17 | 1982-06-17 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58220459A (ja) |
-
1982
- 1982-06-17 JP JP57104343A patent/JPS58220459A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58220459A (ja) | 1983-12-22 |
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