JPS58220459A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPS58220459A JPS58220459A JP57104343A JP10434382A JPS58220459A JP S58220459 A JPS58220459 A JP S58220459A JP 57104343 A JP57104343 A JP 57104343A JP 10434382 A JP10434382 A JP 10434382A JP S58220459 A JPS58220459 A JP S58220459A
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- JP
- Japan
- Prior art keywords
- type
- layer
- electrostatic discharge
- substrate
- integrated circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
Landscapes
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体集積回路装置にかかシ、特に埋込層を形
成したエピタキシャル層に少なくとも抵抗素子が形成さ
れ、該抵抗素子のコンタクトが他の素子を介することな
く直接外部端子に接続されている集積回路装置の抵抗コ
ンタクト部の静電気放電破壊強度を向上させた半導体集
積回路装置に関する。
成したエピタキシャル層に少なくとも抵抗素子が形成さ
れ、該抵抗素子のコンタクトが他の素子を介することな
く直接外部端子に接続されている集積回路装置の抵抗コ
ンタクト部の静電気放電破壊強度を向上させた半導体集
積回路装置に関する。
半導体集積回路装置において、−導電型例えばＰ型抵抗
の一端のコンタクトが外部端子に直接接続すれていると
、該コンタクトの大きさまたはエピタキシャル層−抵抗
素子接合面と前記コンタクトの距離がある一定の値よシ
も小さいものにおいては、同一の導電型（Ｐ型）基板を
正、前記コンタクトを負とした静電気放電によって抵抗
素子コンタクトが破壊してしまう。その静電気放電破壊
強度がメーカーの生産工程からユーザーの使用工程まで
の間に人体もしくは周囲環境によって加わるレベルよシ
も低い場合に問題となる。
の一端のコンタクトが外部端子に直接接続すれていると
、該コンタクトの大きさまたはエピタキシャル層−抵抗
素子接合面と前記コンタクトの距離がある一定の値よシ
も小さいものにおいては、同一の導電型（Ｐ型）基板を
正、前記コンタクトを負とした静電気放電によって抵抗
素子コンタクトが破壊してしまう。その静電気放電破壊
強度がメーカーの生産工程からユーザーの使用工程まで
の間に人体もしくは周囲環境によって加わるレベルよシ
も低い場合に問題となる。
第１図は従来の半導体集積回路装置の抵抗素子附近の断
面図である。Ｐ型基板ｌ上に成長させたＮ型のエピタキ
シャル層２の中にＰ型抵抗３があり、その下にＮ＋埋込
層４が配置されている。Ｐ型抵抗３上の二酸化ケイ素膜
５の一部を除去してコンタクト６が設けられ、その上に
蒸着された・金属配線７とボンディング線８を経て外部
端子に接続されている。また他の素子の領域と分離する
為、絶縁領域９が設けられている。
面図である。Ｐ型基板ｌ上に成長させたＮ型のエピタキ
シャル層２の中にＰ型抵抗３があり、その下にＮ＋埋込
層４が配置されている。Ｐ型抵抗３上の二酸化ケイ素膜
５の一部を除去してコンタクト６が設けられ、その上に
蒸着された・金属配線７とボンディング線８を経て外部
端子に接続されている。また他の素子の領域と分離する
為、絶縁領域９が設けられている。
上記のような半導体集積回路において、Ｐ型基板ｌを正
、Ｐ型抵抗のコンタクト６を負とした静電気が印加され
ると、エピタキシャル層２は比較的薄く、コンタクト６
と埋込層４間の抵抗は比較的に小さいので静電気放電破
壊経路１０にそって破壊が生じる。従って従来は破壊強
度を上げるためには抵抗素子−エピタキシャル層接合面
と抵抗コンタクト間の距離、およびコンタクトの大きさ
を大きくするなどの対策がなされていた。しかしこれら
の対策を施・した素手は小型化の要望に逆行）： するばかりでなく、静電気放電破壊対策をおこなう抵抗
と他の抵抗の間で相対精度が一定値以上必要とされる場
合は、他の抵抗においても上記対策と同一形状に合わせ
ねばならず、ペレット面積の増大や、パターン設計を繁
雑にするといった欠点があった。
、Ｐ型抵抗のコンタクト６を負とした静電気が印加され
ると、エピタキシャル層２は比較的薄く、コンタクト６
と埋込層４間の抵抗は比較的に小さいので静電気放電破
壊経路１０にそって破壊が生じる。従って従来は破壊強
度を上げるためには抵抗素子−エピタキシャル層接合面
と抵抗コンタクト間の距離、およびコンタクトの大きさ
を大きくするなどの対策がなされていた。しかしこれら
の対策を施・した素手は小型化の要望に逆行）： するばかりでなく、静電気放電破壊対策をおこなう抵抗
と他の抵抗の間で相対精度が一定値以上必要とされる場
合は、他の抵抗においても上記対策と同一形状に合わせ
ねばならず、ペレット面積の増大や、パターン設計を繁
雑にするといった欠点があった。
従って本発明は以上の問題点に対処してなされたもので
、ペレット面積を増大させることなく、確実な静電気放
電破壊強度を持つ半導体集積回路装置を提供するにある
。
、ペレット面積を増大させることなく、確実な静電気放
電破壊強度を持つ半導体集積回路装置を提供するにある
。
すなわち、本発明の要旨は、−導電型の半導体基板上に
反対導電型エピタキシャル層を有し、該エピタキシャル
層中に、外部端子に他の素子を介さずに接続された基板
と同一導電型抵抗素子およびその他の必要な素子が形成
され前記基板とエピタキシャル層の境界にエピタキシャ
ル層と同−導電型高濃度不純物埋込層を有する半導体集
積回路装置において、前記抵抗素子の近傍に下端が前記
埋込層に接し、上端が前記抵抗素子の外部端子に接続す
る側のコンタクトに金属配線によシ灼絡されている前記
基板と同一導電型拡散層を有することを特徴とする半導
体集積回路装置にある。
反対導電型エピタキシャル層を有し、該エピタキシャル
層中に、外部端子に他の素子を介さずに接続された基板
と同一導電型抵抗素子およびその他の必要な素子が形成
され前記基板とエピタキシャル層の境界にエピタキシャ
ル層と同−導電型高濃度不純物埋込層を有する半導体集
積回路装置において、前記抵抗素子の近傍に下端が前記
埋込層に接し、上端が前記抵抗素子の外部端子に接続す
る側のコンタクトに金属配線によシ灼絡されている前記
基板と同一導電型拡散層を有することを特徴とする半導
体集積回路装置にある。
以下図面を参照し本発明の詳細な説明
第２図は本発明の一実施例による半導体集積回路装置の
抵抗素子附近の断面図である。図において１乃至１０は
それぞれ第１図と同じ部分を示し、異なる点は第１図の
構造に加えてＮ＋埋め込終層４と接するＰ型拡散層１１
をおき、この層の上端は金属配線７によって外部端子に
接続する側のコンタクト６に結ばれている。
抵抗素子附近の断面図である。図において１乃至１０は
それぞれ第１図と同じ部分を示し、異なる点は第１図の
構造に加えてＮ＋埋め込終層４と接するＰ型拡散層１１
をおき、この層の上端は金属配線７によって外部端子に
接続する側のコンタクト６に結ばれている。
この構造においてＰ型基板１ｔｌ−正，Ｐ型抵抗のコン
タクト６を負とした静電気が印加された場合、本発明の
一実施例によれば基板１からコンタクト６間に静電気放
電経路１３が追加される。静電気放電経路１３の直列抵
抗の総和は静電気放電経路一Ｂ耐圧が特に小さい場合を
のぞき、静電気放電経路１３の耐圧は静電気放電経路ｌ
Ｏの耐圧よシ低い等の理由により静電気は静電気放電経
路１０よシも静電気放電経路１３の方に主として流れる
。
タクト６を負とした静電気が印加された場合、本発明の
一実施例によれば基板１からコンタクト６間に静電気放
電経路１３が追加される。静電気放電経路１３の直列抵
抗の総和は静電気放電経路一Ｂ耐圧が特に小さい場合を
のぞき、静電気放電経路１３の耐圧は静電気放電経路ｌ
Ｏの耐圧よシ低い等の理由により静電気は静電気放電経
路１０よシも静電気放電経路１３の方に主として流れる
。
拡散層１１の存在は抵抗の相対精度とは関係しないため
断面積を大きくとることができ、拡散層１１の電流密度
を下げられるので、静電気放電経路ｌ３の耐破壊強度は
充分得られ、基板１〜コンタクト６の静電気放電破壊強
度を向上できる。本発明の一実施例の特徴であるＰ型拡
散層１１は絶縁領域９と同時形成できるため新たな工程
を付加せずに実施可能である。
断面積を大きくとることができ、拡散層１１の電流密度
を下げられるので、静電気放電経路ｌ３の耐破壊強度は
充分得られ、基板１〜コンタクト６の静電気放電破壊強
度を向上できる。本発明の一実施例の特徴であるＰ型拡
散層１１は絶縁領域９と同時形成できるため新たな工程
を付加せずに実施可能である。
以上説明したとおり、本発明によればペレット面積を増
大させることなく、確実に静電気放電破壊強度を持つ半
導体集積回路装置を容易に得ることができる。
大させることなく、確実に静電気放電破壊強度を持つ半
導体集積回路装置を容易に得ることができる。
なお本発明はエピタキシャル層が厚く、静電気放電破壊
対策を必要としない半導体集積回路素子においても高電
圧、例えばサージ電圧等が印加された場合も有効である
。
対策を必要としない半導体集積回路素子においても高電
圧、例えばサージ電圧等が印加された場合も有効である
。
また、実施例ではＰ型基板、Ｎ型エピタキシャル、Ｐ型
抵抗の場合について説明したが、Ｎ型基板、Ｐ型エピタ
キシャル、Ｎ型抵抗の場合についても同様効果を発揮で
きることは説明するまでもない０
抵抗の場合について説明したが、Ｎ型基板、Ｐ型エピタ
キシャル、Ｎ型抵抗の場合についても同様効果を発揮で
きることは説明するまでもない０
【図面の簡単な説明】
第１図゛は従来の半導体集積回路装置の抵抗素子附近の
断面図、第２図は本発明の一実施例による半導体集積回
路装置の抵抗素子附近の断面図である０ １・・・・・・Ｐ型半導体基板、２・・・・・・Ｎ型エ
ピタキシャル層、３・・・・・・Ｐ型拡散抵抗、４・・
・・・・Ｎ＋埋込層、５・・・・・・二酸化けい素、６
．１２・・・・・・コンタクト、７・・・・・・金属配
線、８・・・・・・ボンディング線、９・・・・・・Ｐ
型絶縁領域％１０．１３・・・・・・静電気放電経路、
１１・・・・・・Ｐ型拡散層。
断面図、第２図は本発明の一実施例による半導体集積回
路装置の抵抗素子附近の断面図である０ １・・・・・・Ｐ型半導体基板、２・・・・・・Ｎ型エ
ピタキシャル層、３・・・・・・Ｐ型拡散抵抗、４・・
・・・・Ｎ＋埋込層、５・・・・・・二酸化けい素、６
．１２・・・・・・コンタクト、７・・・・・・金属配
線、８・・・・・・ボンディング線、９・・・・・・Ｐ
型絶縁領域％１０．１３・・・・・・静電気放電経路、
１１・・・・・・Ｐ型拡散層。
Claims (1)
- 一導電型の半導体基板上に反対導電型エピタキシャル層
を有し、該エピタキシャル層中に、外部端子に他の素子
を介さずに接続された基板と同一導電型抵抗素子および
その他の必要な素子が形成され前記基板とエピタキシャ
ル層の境界にエピタキシャル層と同−導電型高濃度不純
物埋込１層を有する半導体集積回路装置において、前記
抵抗素子の近傍に下端が前記埋込層に接し、上端が前記
抵抗素子の外部端子に接続する側のコンタクトに金属配
線によシ短絡されている前記基板と同一導電型拡散層を
有することを特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57104343A JPS58220459A (ja) | 1982-06-17 | 1982-06-17 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57104343A JPS58220459A (ja) | 1982-06-17 | 1982-06-17 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58220459A true JPS58220459A (ja) | 1983-12-22 |
| JPS6349909B2 JPS6349909B2 (ja) | 1988-10-06 |
Family
ID=14378259
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57104343A Granted JPS58220459A (ja) | 1982-06-17 | 1982-06-17 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58220459A (ja) |
-
1982
- 1982-06-17 JP JP57104343A patent/JPS58220459A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6349909B2 (ja) | 1988-10-06 |
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