JPS6351679A - 半導体装置 - Google Patents
半導体装置Info
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- JPS6351679A JPS6351679A JP19607386A JP19607386A JPS6351679A JP S6351679 A JPS6351679 A JP S6351679A JP 19607386 A JP19607386 A JP 19607386A JP 19607386 A JP19607386 A JP 19607386A JP S6351679 A JPS6351679 A JP S6351679A
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Landscapes
- Electrodes Of Semiconductors (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
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Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の電極構造およびその製造方法に関
し、特にＧａＡｓ ＭｇＳＦｇＴ の耐熱性ゲート電
極等の下層に高融点金属あるいは高融点金属化合物を備
え、上層に金属を備えた電極ｍ造およびその製造方法に
関する。
し、特にＧａＡｓ ＭｇＳＦｇＴ の耐熱性ゲート電
極等の下層に高融点金属あるいは高融点金属化合物を備
え、上層に金属を備えた電極ｍ造およびその製造方法に
関する。
従来、ＧａＡｓＭｇ５ＦＥＴの耐熱性ゲート電極に代表
されるこの種の電極構造では、耐熱性を得るための下層
の高融点金属あるいは高融点金属化合物と電極の電気抵
抗を低減するための上層の金との密着性が悪いために、
チタンあるいはクロムを間に介した構造となっていた。
されるこの種の電極構造では、耐熱性を得るための下層
の高融点金属あるいは高融点金属化合物と電極の電気抵
抗を低減するための上層の金との密着性が悪いために、
チタンあるいはクロムを間に介した構造となっていた。
上述した従来の高融点金属（化合物）、チタンあるいは
クロム、金の多ＮＩ膜電極では、電極形成後の工程でシ
リコン酸化膜の除去等を行なう場合に、フッ酸系エツチ
ング液はチタンあるいはクロムがエツチングされるため
使用できないという問題点のほか、５００Ｃ程度の熱処
理で金がチタンあるいはクロム層および高融点金属（化
合物）層を透過して基鈑に侵入し、ＧａＡｓＭｇ８ＦＥ
Ｔのゲート電極等ではショートキー特性が劣化するとい
う欠点がある。
クロム、金の多ＮＩ膜電極では、電極形成後の工程でシ
リコン酸化膜の除去等を行なう場合に、フッ酸系エツチ
ング液はチタンあるいはクロムがエツチングされるため
使用できないという問題点のほか、５００Ｃ程度の熱処
理で金がチタンあるいはクロム層および高融点金属（化
合物）層を透過して基鈑に侵入し、ＧａＡｓＭｇ８ＦＥ
Ｔのゲート電極等ではショートキー特性が劣化するとい
う欠点がある。
上述した従来の高融点金属（化合物）、チタンあるいは
クロム、金の多層膜電極構造に対し、本発明は従来の密
着性強化のためのチタンあるいはクロム層を使用せずに
、下層の高融点金属（化合物）と上層の金との密着性が
良好で耐熱性および耐熱性にすぐれた電極構造およびそ
の製造方法を提供する独創的内容を有する。
クロム、金の多層膜電極構造に対し、本発明は従来の密
着性強化のためのチタンあるいはクロム層を使用せずに
、下層の高融点金属（化合物）と上層の金との密着性が
良好で耐熱性および耐熱性にすぐれた電極構造およびそ
の製造方法を提供する独創的内容を有する。
本発明の電極構造は下層の高融点金属（化合物）上に直
接窒化チタン層を介して上層に金属を備え、その製造方
法とし７て、窒化チタン層の形成前に高融点金属（化合
物）層表面をスパッタエツチングする工程を有している
。
接窒化チタン層を介して上層に金属を備え、その製造方
法とし７て、窒化チタン層の形成前に高融点金属（化合
物）層表面をスパッタエツチングする工程を有している
。
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例としてＧａＡｓ Ｍ Ｅ ８
ＦＥＴのゲート電極の形成方法を示す工程断面図である
。
ＦＥＴのゲート電極の形成方法を示す工程断面図である
。
まず表面の一部１／Ｃイオン注入等によりｎ型層２が形
成されているＧ ａ Ａ ｓ基板１上にスパッタリング
によりタングステンシリサイド膜３を２００ ＯＡの厚
さに形成する（第１図ａ）。次に反応性スノ（ツタリン
グにより窒化チタン膜４を厚さ１００ＯＡＫ形成するが
それに先立ってタングステンシリサイド膜３を数百Ａア
ルゴンイオン４によりスパッタエツチングしく第１図ｂ
）、表面をクリーニングするとともに荒らして窒化チタ
ン膜５の密層性を強化する。次に連続してスパッタリン
グにより金膜６を３００ＯＡ の厚さに形成する（第１
図Ｃ）。
成されているＧ ａ Ａ ｓ基板１上にスパッタリング
によりタングステンシリサイド膜３を２００ ＯＡの厚
さに形成する（第１図ａ）。次に反応性スノ（ツタリン
グにより窒化チタン膜４を厚さ１００ＯＡＫ形成するが
それに先立ってタングステンシリサイド膜３を数百Ａア
ルゴンイオン４によりスパッタエツチングしく第１図ｂ
）、表面をクリーニングするとともに荒らして窒化チタ
ン膜５の密層性を強化する。次に連続してスパッタリン
グにより金膜６を３００ＯＡ の厚さに形成する（第１
図Ｃ）。
ｍＫバタンニングしたフォトレジストをマスクにイオン
ミリングによシ金および窒化チタンを続いてＣＢ＋ ４
系ガスの反応性イオンエツチングによシタングステ
ンシリサイドを加工してゲート電極を得る（第１図ｄ）
。さらにこのゲート電極構造でＦＥＴを形成する場合に
、次にオーミック電極のコンタクト１−としてｎ 層を
形成するとソース寄生抵抗を低減し、ＦＥＴ０高周波特
性を向上することかできるが、ｎＪＷｔをこの構造のゲ
ート電極をマスクとしてイオン注入により形成すること
ができる。イオン注入後は注入層の活性化のために８０
０Ｃ程度のアニールを行なうが、ＧａＡｓ面から砒素が
分解してとび出すのを防ぐため通常、シリコン酸化膜を
マスクとしてアニールを行ないアニール後にはこのシリ
コン酸化膜をフッ酸系のエツチング液で除去する必要が
ある。本発明のゲート電極構造では以上の工程において
も、ショットキー特性の劣化はなく、７ツ酸系のエツチ
ング処理等の股剥れは生じない。
ミリングによシ金および窒化チタンを続いてＣＢ＋ ４
系ガスの反応性イオンエツチングによシタングステ
ンシリサイドを加工してゲート電極を得る（第１図ｄ）
。さらにこのゲート電極構造でＦＥＴを形成する場合に
、次にオーミック電極のコンタクト１−としてｎ 層を
形成するとソース寄生抵抗を低減し、ＦＥＴ０高周波特
性を向上することかできるが、ｎＪＷｔをこの構造のゲ
ート電極をマスクとしてイオン注入により形成すること
ができる。イオン注入後は注入層の活性化のために８０
０Ｃ程度のアニールを行なうが、ＧａＡｓ面から砒素が
分解してとび出すのを防ぐため通常、シリコン酸化膜を
マスクとしてアニールを行ないアニール後にはこのシリ
コン酸化膜をフッ酸系のエツチング液で除去する必要が
ある。本発明のゲート電極構造では以上の工程において
も、ショットキー特性の劣化はなく、７ツ酸系のエツチ
ング処理等の股剥れは生じない。
次に本発明の別の実施例として、Ｑ ａ Ａ ｓ Ｍ
Ｅ ５ＦＥＴのゲート電極の異なる形成方法の工程断面
図を第２図に示す。本実施例では、ＱａＡｓ基板１およ
び０Ｍ２上にシリコン酸化膜７を成長したのち、フォト
レジストをマスクに反応性イオンエツチングにより、シ
リコン酸化膜７の一部を窓あけしく第２図ａ）、全面に
タングステンシリサイド膜３をスパッタリングにより２
０００Ａ厚に形成し、スパッタエッチにより数百へエツ
チングしたのち、窒化チタン膜５、白金膜８、金膜６を
連続スパッタリングにより各々、５００Ａ、２００Ａ。
Ｅ ５ＦＥＴのゲート電極の異なる形成方法の工程断面
図を第２図に示す。本実施例では、ＱａＡｓ基板１およ
び０Ｍ２上にシリコン酸化膜７を成長したのち、フォト
レジストをマスクに反応性イオンエツチングにより、シ
リコン酸化膜７の一部を窓あけしく第２図ａ）、全面に
タングステンシリサイド膜３をスパッタリングにより２
０００Ａ厚に形成し、スパッタエッチにより数百へエツ
チングしたのち、窒化チタン膜５、白金膜８、金膜６を
連続スパッタリングにより各々、５００Ａ、２００Ａ。
４０００Ａ と破着する（第２図ｂ）。ここで白金層は
窒化チタンと金とのｖｆｊ着強化の目的で入れている。
窒化チタンと金とのｖｆｊ着強化の目的で入れている。
次にフォトレジストをマスクに金、白金、窒化チタンを
イオンミリングで、タングステンシリサイドを反応性イ
オンエツチングにより加工し、′ｒ字型の断面形状をも
つゲート電極を形成する（第２図ｃ）。本実施例ではゲ
ート長を小さく制御でき、かつＴ′ｆ−型することによ
りゲート電極抵抗を小さくすることができる特徴をもつ
。さらに、シリコン酸化膜をフッ酸系エツチング液で除
去することＫよジ（第２図ｄ）浮遊ｇ」°を低減し、Ｆ
ＥＴ０高周波特性を向上することができる。
イオンミリングで、タングステンシリサイドを反応性イ
オンエツチングにより加工し、′ｒ字型の断面形状をも
つゲート電極を形成する（第２図ｃ）。本実施例ではゲ
ート長を小さく制御でき、かつＴ′ｆ−型することによ
りゲート電極抵抗を小さくすることができる特徴をもつ
。さらに、シリコン酸化膜をフッ酸系エツチング液で除
去することＫよジ（第２図ｄ）浮遊ｇ」°を低減し、Ｆ
ＥＴ０高周波特性を向上することができる。
以上説明したように本発明は、高融点金属（化合物）表
面をスパッタエッチ処理した後直接窒化チタンを介し、
上層に金を備えた構造及び形成方法により、密着性およ
び耐酸性が良好で高耐熱性をもつ電極を得ることができ
る。智Ｎ性については、通常の４桜き試験、ポンドプル
試験での電極剥れは生じない。また耐熱性ではこの構造
、形成方法によるタングステンシリサイドショットキー
ダイオードの８００Ｃアニール後のφ８は０．７５Ｖ、
ｎ値は１． ｌと安定して良好なショットキー特性が得
られている。
面をスパッタエッチ処理した後直接窒化チタンを介し、
上層に金を備えた構造及び形成方法により、密着性およ
び耐酸性が良好で高耐熱性をもつ電極を得ることができ
る。智Ｎ性については、通常の４桜き試験、ポンドプル
試験での電極剥れは生じない。また耐熱性ではこの構造
、形成方法によるタングステンシリサイドショットキー
ダイオードの８００Ｃアニール後のφ８は０．７５Ｖ、
ｎ値は１． ｌと安定して良好なショットキー特性が得
られている。
第ｔｈａ−ｄは本発明によるＱａＡｓ ＭＥ Ｓ ＦＥ
Ｔのゲート電極構造の形成方法を示す工程断面図の一例
である。第２図ａ−ｚｄは同じく本発明によるＱａＡｓ
ＭＥ８Ｔ！’ＥＴのゲート電極構造の形成方法を示す工
程断面図の別の例である。 １・・・・・・Ｇ ａ Ａ ｓ 基板、２・・・・・・
ＱａＡｓｎ層、３・・・・・・タングステンシリサイド
膜、４・・・・・・アルゴンイオン、５・・・・・・窒
化チタン、６・・・・・・金、７・・・・・・シリコン
酸化膜、８・・・・・・白金。 代理人 弁理士 内 涼 ｘｒ−”：。 日 ｔ ： （−゛ 第１図
Ｔのゲート電極構造の形成方法を示す工程断面図の一例
である。第２図ａ−ｚｄは同じく本発明によるＱａＡｓ
ＭＥ８Ｔ！’ＥＴのゲート電極構造の形成方法を示す工
程断面図の別の例である。 １・・・・・・Ｇ ａ Ａ ｓ 基板、２・・・・・・
ＱａＡｓｎ層、３・・・・・・タングステンシリサイド
膜、４・・・・・・アルゴンイオン、５・・・・・・窒
化チタン、６・・・・・・金、７・・・・・・シリコン
酸化膜、８・・・・・・白金。 代理人 弁理士 内 涼 ｘｒ−”：。 日 ｔ ： （−゛ 第１図
Claims (1)
- 高融点金属あるいは高融点金属化合物上に直接窒化チタ
ン層を介し上層に金層をそなえていることを特徴とする
半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19607386A JPS6351679A (ja) | 1986-08-20 | 1986-08-20 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19607386A JPS6351679A (ja) | 1986-08-20 | 1986-08-20 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6351679A true JPS6351679A (ja) | 1988-03-04 |
Family
ID=16351750
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19607386A Pending JPS6351679A (ja) | 1986-08-20 | 1986-08-20 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6351679A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02143422A (ja) * | 1988-11-24 | 1990-06-01 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| JPH06326297A (ja) * | 1993-03-19 | 1994-11-25 | Nec Corp | 半導体装置 |
| US5567647A (en) * | 1993-12-07 | 1996-10-22 | Nec Corporation | Method for fabricating a gate electrode structure of compound semiconductor device |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59171171A (ja) * | 1983-03-17 | 1984-09-27 | Fujitsu Ltd | 化合物半導体装置の製造方法 |
| JPS59181676A (ja) * | 1983-03-31 | 1984-10-16 | Fujitsu Ltd | 半導体装置 |
| JPS61127181A (ja) * | 1984-11-26 | 1986-06-14 | Fujitsu Ltd | 電界効果型化合物半導体装置の製造方法 |
-
1986
- 1986-08-20 JP JP19607386A patent/JPS6351679A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59171171A (ja) * | 1983-03-17 | 1984-09-27 | Fujitsu Ltd | 化合物半導体装置の製造方法 |
| JPS59181676A (ja) * | 1983-03-31 | 1984-10-16 | Fujitsu Ltd | 半導体装置 |
| JPS61127181A (ja) * | 1984-11-26 | 1986-06-14 | Fujitsu Ltd | 電界効果型化合物半導体装置の製造方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JPH06326297A (ja) * | 1993-03-19 | 1994-11-25 | Nec Corp | 半導体装置 |
| US5567647A (en) * | 1993-12-07 | 1996-10-22 | Nec Corporation | Method for fabricating a gate electrode structure of compound semiconductor device |
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