JPS629677A - 電界効果型半導体装置 - Google Patents
電界効果型半導体装置Info
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- JPS629677A JPS629677A JP60148620A JP14862085A JPS629677A JP S629677 A JPS629677 A JP S629677A JP 60148620 A JP60148620 A JP 60148620A JP 14862085 A JP14862085 A JP 14862085A JP S629677 A JPS629677 A JP S629677A
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- Japan
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- gate electrode
- point metal
- melting point
- electrode
- semiconductor device
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
- H10D30/6729—Thin-film transistors [TFT] characterised by the electrodes
- H10D30/6737—Thin-film transistors [TFT] characterised by the electrodes characterised by the electrode materials
- H10D30/6738—Schottky barrier electrodes
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
- H10D30/674—Thin-film transistors [TFT] characterised by the active materials
- H10D30/675—Group III-V materials, Group II-VI materials, Group IV-VI materials, selenium or tellurium
-
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/60—Electrodes characterised by their materials
- H10D64/64—Electrodes comprising a Schottky barrier to a semiconductor
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
- H10D62/85—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group III-V materials, e.g. GaAs
Landscapes
- Electrodes Of Semiconductors (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は電界効果型半導体装置、特に高耐熱性ショット
キ電極を有する電界効果型半導体装置に関する。
キ電極を有する電界効果型半導体装置に関する。
シ璽ットキ障壁型電界効果トランジスタ（以下、Ｍｌ：
８ＦＥＴという）、とシわけＧａＡ＋ｓを用いたＧａＡ
ｓ迎５ＦＥＴは高速性にすぐれ超高周波用半導体デバイ
スとして、近年ますます使用されつつある。
８ＦＥＴという）、とシわけＧａＡ＋ｓを用いたＧａＡ
ｓ迎５ＦＥＴは高速性にすぐれ超高周波用半導体デバイ
スとして、近年ますます使用されつつある。
第２図は従来よ）周知のＧａＡｓ ＭＥＳＦＥＴの構造
の一例を示す模式断面図である。本構造ではＧａＡｓＭ
ＥＳＦＥＴの高性能化のため、例えば１９８３年発行の
インターナショナル ソリッドステートサーキットコン
ファランス（Ｉｎｔ＠ｒｎａｔ１ｏｎａｌ ５ｏｌｉ
ｄ ５ｔａｔｅ Ｃ１ｒｃｕＩｔｓＣｏｎｆ＠ｒ＠ｎｅ
・）の４４頁に示されているように、ソース及びドレイ
ン領域７．８に高濃度不純物領域５を有し、ソース及び
ドレインの直列寄生抵抗の低減を図りている。図中４は
半絶縁性ＧａＡａ基板、３はＧａＡｓ動作層である。本
構造の製作にはダート電極をマスダとしてソース及びド
レイン領域７゜８に高濃度不純物をイオン注入し、引き
続き活性化”のための熱処理（アニール）を行う工程が
ある。
の一例を示す模式断面図である。本構造ではＧａＡｓＭ
ＥＳＦＥＴの高性能化のため、例えば１９８３年発行の
インターナショナル ソリッドステートサーキットコン
ファランス（Ｉｎｔ＠ｒｎａｔ１ｏｎａｌ ５ｏｌｉ
ｄ ５ｔａｔｅ Ｃ１ｒｃｕＩｔｓＣｏｎｆ＠ｒ＠ｎｅ
・）の４４頁に示されているように、ソース及びドレイ
ン領域７．８に高濃度不純物領域５を有し、ソース及び
ドレインの直列寄生抵抗の低減を図りている。図中４は
半絶縁性ＧａＡａ基板、３はＧａＡｓ動作層である。本
構造の製作にはダート電極をマスダとしてソース及びド
レイン領域７゜８に高濃度不純物をイオン注入し、引き
続き活性化”のための熱処理（アニール）を行う工程が
ある。
したがりてゲート電極１′はアニール後も安定なシ四ッ
トキ特性を有することが必要でｓｂ、例えばタングステ
ンの硅化物（Ｗｓｌ）等の高融点金属の混合物もしくは
化合物が用いられている。
トキ特性を有することが必要でｓｂ、例えばタングステ
ンの硅化物（Ｗｓｌ）等の高融点金属の混合物もしくは
化合物が用いられている。
さらにこのダート電極材は集積回路における配線に用い
られることから、低抵抗であることも要求される。した
がって、例えば第３図のような高−融点金属の硅化物ｌ
上に高融点金属の硅化物より抵抗の低い高融点金属２を
積層した２層構造が高耐熱性と低抵抗の特長を有するダ
ート電極として提案されている（参考：特願昭５８−３
５３４２号）。
られることから、低抵抗であることも要求される。した
がって、例えば第３図のような高−融点金属の硅化物ｌ
上に高融点金属の硅化物より抵抗の低い高融点金属２を
積層した２層構造が高耐熱性と低抵抗の特長を有するダ
ート電極として提案されている（参考：特願昭５８−３
５３４２号）。
高融点金属系の加工は一般にフッ素系を用いたドライエ
、チング法にて行われる。しかし前述の２層構造ｆ−）
電極膜をドライエ、チングした場合、第３図に示すよう
に高融点金属の硅化物ｌの側面は垂直性を有しているが
、高融点金属の側面は円弧状になり、この形状の２層構
造ｆ−）電極を用いてＦＥＴを試作するとそのＦＥＴ特
性のバラツキが大きい問題があることがわかった。これ
は、ダート電極端における注入イオンのマスク効果が不
充分であるために、ダート電極端のＧａＡｓ動作層に注
入イオンがはいり、動作層濃度を増加させているためと
考えられる。
、チング法にて行われる。しかし前述の２層構造ｆ−）
電極膜をドライエ、チングした場合、第３図に示すよう
に高融点金属の硅化物ｌの側面は垂直性を有しているが
、高融点金属の側面は円弧状になり、この形状の２層構
造ｆ−）電極を用いてＦＥＴを試作するとそのＦＥＴ特
性のバラツキが大きい問題があることがわかった。これ
は、ダート電極端における注入イオンのマスク効果が不
充分であるために、ダート電極端のＧａＡｓ動作層に注
入イオンがはいり、動作層濃度を増加させているためと
考えられる。
本発明は上記の問題点に鑑み、高融点金属の硅化物と高
融点金属を用いたｆ−）電極の側面の垂直性を向上させ
ることが可能な半導体装置を提供するものである。
融点金属を用いたｆ−）電極の側面の垂直性を向上させ
ることが可能な半導体装置を提供するものである。
本発明は化合物半導体動作層上に配置された耐熱性シー
ツトキダート電極を有する電界効果型半導体装置におい
て、前記ショットキｆ−）電極は高融点金属の硅化物と
高融点金属とを交互に積層した３層以上の積層体からな
り、前記化合物半導体動作層に前記高融点金属の硅化物
が接するよう構成したことを特徴とする電界効果型半導
体装置である。
ツトキダート電極を有する電界効果型半導体装置におい
て、前記ショットキｆ−）電極は高融点金属の硅化物と
高融点金属とを交互に積層した３層以上の積層体からな
り、前記化合物半導体動作層に前記高融点金属の硅化物
が接するよう構成したことを特徴とする電界効果型半導
体装置である。
以下本発明の実施例について、第１図（ａ）〜（Ｃ）に
示す素子断面図を用いて説明する。
示す素子断面図を用いて説明する。
まず、第１図（、）に示すように、半絶縁性ＧａＡｓ基
板４を用意し、基板４上に８１イオンを５０ｋｅＶ、ｌ
Ｘ１０ｃｍ の条件で選択的にイオン注入してＧａＡ
ｓ動作層３を形成し、８１０２を保護膜として水素雰囲
気中で８００℃、２０分のアニールを行った。次に該５
ｉｏ２をエツチング除去した後、スノＪ？ツタ法でタン
グステンの硅化物（ＷＳｉ）ｌをＧａＡｓ基板４上に１
１００ｎ堆積し、続いて該ＷＳｉ１上にタングステン（
６）２を１１００ｎ、続いて同様にＷＳｌ １１００ｎ
、Ｗ １１００ｎを頴次堆積し、全膜厚４００ｎｍ（
ＤＷＩとＷＳｉ２とを交互に積層した４層構造のｒ−）
電極膜を形成した。次にｆ−）電極となるべき部分にレ
ノストを形成し、該レゾストに覆われない領域の前記４
層構造ダート電極膜をＳＦ４を用いたドライエ、チング
法により除去した。このときのダート電極の側面形状は
ＳＥＭ観察より第１図（−）に示すようになり、第３図
に示す従来の２層構造電極の側面に比べ、垂直性が向上
していた。
板４を用意し、基板４上に８１イオンを５０ｋｅＶ、ｌ
Ｘ１０ｃｍ の条件で選択的にイオン注入してＧａＡ
ｓ動作層３を形成し、８１０２を保護膜として水素雰囲
気中で８００℃、２０分のアニールを行った。次に該５
ｉｏ２をエツチング除去した後、スノＪ？ツタ法でタン
グステンの硅化物（ＷＳｉ）ｌをＧａＡｓ基板４上に１
１００ｎ堆積し、続いて該ＷＳｉ１上にタングステン（
６）２を１１００ｎ、続いて同様にＷＳｌ １１００ｎ
、Ｗ １１００ｎを頴次堆積し、全膜厚４００ｎｍ（
ＤＷＩとＷＳｉ２とを交互に積層した４層構造のｒ−）
電極膜を形成した。次にｆ−）電極となるべき部分にレ
ノストを形成し、該レゾストに覆われない領域の前記４
層構造ダート電極膜をＳＦ４を用いたドライエ、チング
法により除去した。このときのダート電極の側面形状は
ＳＥＭ観察より第１図（−）に示すようになり、第３図
に示す従来の２層構造電極の側面に比べ、垂直性が向上
していた。
次に第１図（ｂ）に示すようにレゾスト６をマスクとし
て、Ｓ１イオンを１５０ ｋｅｙ、 ５Ｘ１０ ｃ
ｍ の条件で、ソース及びドレイン領域７，８にイオ
ン注入し、５ｌＯ２を保護膜として８００℃、２０分間
のアニールを行い、高濃度不純物領域５を形成した・８
１０２をエツチング除去した後、最後に第１図（Ｃ）に
示すようにソース、ドレイン領域７，８上にＡｎ・Ｇｏ
及びＮｉを蒸着し、４００℃のアロイを行うことによ５
ＦＩＴの製作を完了した。
て、Ｓ１イオンを１５０ ｋｅｙ、 ５Ｘ１０ ｃ
ｍ の条件で、ソース及びドレイン領域７，８にイオ
ン注入し、５ｌＯ２を保護膜として８００℃、２０分間
のアニールを行い、高濃度不純物領域５を形成した・８
１０２をエツチング除去した後、最後に第１図（Ｃ）に
示すようにソース、ドレイン領域７，８上にＡｎ・Ｇｏ
及びＮｉを蒸着し、４００℃のアロイを行うことによ５
ＦＩＴの製作を完了した。
以上のＦＩＴの製作のほか、２００ｎｍのｗｓｉ上に２
００ ｍｍのＷを積層した従来の２層構造ｒ−）電極を
有するＦＩＴ％裂作し、これら２種類のＦＩＴの特性を
比較した。ダート長、ダート幅がそれぞれ１μｍ、１０
μｍを有するトランジスタを２インチウェハ上で１００
個づつ測定した。しきい値電圧ｖｔの平均値とその標準
偏差を求めると、従来構造のＦＥＴ 、ではｖＴ＝（財
）５±０．１２ Ｖに対し本発明の構造のＦＥＴではｖ
Ｔ＝α１２±（財）５ｖとバラツキが小さい結果が得ら
れた。本発明によりダート電極端における注入イオンの
阻止が改善されたためと考えられる。
００ ｍｍのＷを積層した従来の２層構造ｒ−）電極を
有するＦＩＴ％裂作し、これら２種類のＦＩＴの特性を
比較した。ダート長、ダート幅がそれぞれ１μｍ、１０
μｍを有するトランジスタを２インチウェハ上で１００
個づつ測定した。しきい値電圧ｖｔの平均値とその標準
偏差を求めると、従来構造のＦＥＴ 、ではｖＴ＝（財
）５±０．１２ Ｖに対し本発明の構造のＦＥＴではｖ
Ｔ＝α１２±（財）５ｖとバラツキが小さい結果が得ら
れた。本発明によりダート電極端における注入イオンの
阻止が改善されたためと考えられる。
以上説明したように本発明によれば、高融点金属の硅化
物と高融点金属を３層以上に積層したグ−ト電極構造を
用いることによシ、ｆ−）電極の側面の垂直性を向上さ
せ、ひいては特性にばらつきのないＦＥＴを得ることが
できる効果を有するものである。
物と高融点金属を３層以上に積層したグ−ト電極構造を
用いることによシ、ｆ−）電極の側面の垂直性を向上さ
せ、ひいては特性にばらつきのないＦＥＴを得ることが
できる効果を有するものである。
第１図（、）〜（ｃ）は本発明のＦＥＴ構造を製作する
工程を工程順に示す素子の模式断面図、第２図は従来よ
り周知の高濃度不純物領域を有するＦＥＴの模式断面図
、第３図は従来の２層構造ｆ−）電極の加工形状を示す
断面図である。 図において、ｌは高融点金属の硅化物、２は高融点＊属
、３はＧａＡｓ動作層、４は半絶縁性ＧａＡｓ基板、５
は高濃度不純物領域、７，８はソース及びドレイン領域
である。 ＼へ、−−・ （ｂ） 第１図 （Ｃ） 第１図 第２囚
工程を工程順に示す素子の模式断面図、第２図は従来よ
り周知の高濃度不純物領域を有するＦＥＴの模式断面図
、第３図は従来の２層構造ｆ−）電極の加工形状を示す
断面図である。 図において、ｌは高融点金属の硅化物、２は高融点＊属
、３はＧａＡｓ動作層、４は半絶縁性ＧａＡｓ基板、５
は高濃度不純物領域、７，８はソース及びドレイン領域
である。 ＼へ、−−・ （ｂ） 第１図 （Ｃ） 第１図 第２囚
Claims (1)
- （１）化合物半導体動作層上に配置されたショットキゲ
ート電極と、前記ゲート電極の一方の側の前記動作層上
に配置されたソース電極と、前記ゲート電極の他方の側
の前記動作層上に配置されたドレイン電極とを備えた電
界効果型半導体装置において、前記ショットキゲート電
極は高融点金属の硅化物と高融点金属とを交互に積層し
た３層以上の積層体からなり、前記化合物半導体動作層
に前記高融点金属の硅化物が接するよう構成したことを
特徴とする電界効果型半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60148620A JPH0622247B2 (ja) | 1985-07-05 | 1985-07-05 | 電界効果型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60148620A JPH0622247B2 (ja) | 1985-07-05 | 1985-07-05 | 電界効果型半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS629677A true JPS629677A (ja) | 1987-01-17 |
| JPH0622247B2 JPH0622247B2 (ja) | 1994-03-23 |
Family
ID=15456854
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60148620A Expired - Lifetime JPH0622247B2 (ja) | 1985-07-05 | 1985-07-05 | 電界効果型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0622247B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6489470A (en) * | 1987-09-30 | 1989-04-03 | Mitsubishi Electric Corp | Manufacture of semiconductor device |
| JPS6489469A (en) * | 1987-09-30 | 1989-04-03 | Mitsubishi Electric Corp | Field-effect transistor and manufacture thereof |
| US5237192A (en) * | 1988-10-12 | 1993-08-17 | Mitsubishi Denki Kabushiki Kaisha | MESFET semiconductor device having a T-shaped gate electrode |
-
1985
- 1985-07-05 JP JP60148620A patent/JPH0622247B2/ja not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6489470A (en) * | 1987-09-30 | 1989-04-03 | Mitsubishi Electric Corp | Manufacture of semiconductor device |
| JPS6489469A (en) * | 1987-09-30 | 1989-04-03 | Mitsubishi Electric Corp | Field-effect transistor and manufacture thereof |
| US5237192A (en) * | 1988-10-12 | 1993-08-17 | Mitsubishi Denki Kabushiki Kaisha | MESFET semiconductor device having a T-shaped gate electrode |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0622247B2 (ja) | 1994-03-23 |
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