JPS6353578B2 - - Google Patents
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- Publication number
- JPS6353578B2 JPS6353578B2 JP57004991A JP499182A JPS6353578B2 JP S6353578 B2 JPS6353578 B2 JP S6353578B2 JP 57004991 A JP57004991 A JP 57004991A JP 499182 A JP499182 A JP 499182A JP S6353578 B2 JPS6353578 B2 JP S6353578B2
- Authority
- JP
- Japan
- Prior art keywords
- address
- data
- data memory
- output
- common bus
- Prior art date
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- Expired
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/10—Program control for peripheral devices
- G06F13/12—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
- Small-Scale Networks (AREA)
Description
【発明の詳細な説明】
本発明は、マルチコンピユータバス結合システ
ムのデータ伝送システムに係り、特に、処理装置
（CPU）毎に自由に出力エリアの指定を行うロー
ドシエアコンピユータ制御システムに好適なデー
タ伝送システムに関する。
ムのデータ伝送システムに係り、特に、処理装置
（CPU）毎に自由に出力エリアの指定を行うロー
ドシエアコンピユータ制御システムに好適なデー
タ伝送システムに関する。
一般に考えられる方式を、第１図〜第６図に示
す。以下、これらの方式について説明する。第１
図は、バス制御回路４に、書きかえ可能のメモリ
（RAM）９を設ける方式であり、RAM９の内容
は、第２図に示すように、データのアドレス単位
に出力となる共有メモリ番号が登録されている。
この登録は、あらかじめ、プログラマ１１とリン
ケージ回路１０により行う。第１図により、動作
を説明すると、各々のCPU１は、PI／Ｏ情報お
よびCPU１間のリンケージ情報の全てをもつ共
通データメモリ２をもち、CPU１のプログラム
実行は、この共通データメモリ２を仮想PI／Ｏ
（プロセス入出力装置）もしくは、仮想の対リン
ケージCPUと見なして、バス結合のデータ転送
動作とは独立に行なう。なお、各々の共通データ
メモリ２は、バス結合で同報通信を行うことによ
り、データは全て同一の内容となる。バツフア回
路３は単に信号の転送強化を計る駆動回路で、特
別の機能は持たない。ユニツトドライバー５は、
PI／Ｏ側のバス結合送受信回路とPI／Ｏ６のド
ライブ機能をもつ。アドレス発生回路８は、転送
動作の中心になるものであり、各々の共通データ
メモリ２、ユニツトドライバー５およびRAM９
にアドレスを送出するもので、アドレスを一定時
間ごとに順次更新し、周期動作を繰り返すもので
ある。今、仮にアドレス発生回路８がアドレス
002を出力すると、RAM９は、出力すべき共通
データメモリの番号を出力共有メモリ番号信号１
３として送出する。この場合は、番号“１”を送
出する。この信号と、各データメモリ２は、自分
に与えられている番号とを、共有メモリ番号一致
検出回路１４にて比較し、一致したデータメモリ
２のみが、データ２３をPI／Ｏ６および自分以
外のデータメモリ２に送出する。この場合は、番
号１のデータメモリ２がデータ２３の送出を行
う。以上のように、アドレス発生回路８、RAM
９が主体となつて転送制御を行う。また、バツク
アツプCPU構成は、図のｎ番目のCPU１および
データメモリ２を予備として待機させる方法をと
る。この方式において、バツクアツプへの切替
は、RAM９の内容を例えば“１”から“ｎ”に
書き替える方法と、共通データメモリ２の共有メ
モリ番号一致検出回路１４に設定されている番号
を書き替える方法がある。以上の本方式において
は、バス結合システムの共通回路として、RAM
９、リンケージ回路１０、プログラマ１１が必要
となり、ハードウエアが大きくなるため、バス結
合システム全体としての信頼性を向上できないと
いう欠点を有している。
す。以下、これらの方式について説明する。第１
図は、バス制御回路４に、書きかえ可能のメモリ
（RAM）９を設ける方式であり、RAM９の内容
は、第２図に示すように、データのアドレス単位
に出力となる共有メモリ番号が登録されている。
この登録は、あらかじめ、プログラマ１１とリン
ケージ回路１０により行う。第１図により、動作
を説明すると、各々のCPU１は、PI／Ｏ情報お
よびCPU１間のリンケージ情報の全てをもつ共
通データメモリ２をもち、CPU１のプログラム
実行は、この共通データメモリ２を仮想PI／Ｏ
（プロセス入出力装置）もしくは、仮想の対リン
ケージCPUと見なして、バス結合のデータ転送
動作とは独立に行なう。なお、各々の共通データ
メモリ２は、バス結合で同報通信を行うことによ
り、データは全て同一の内容となる。バツフア回
路３は単に信号の転送強化を計る駆動回路で、特
別の機能は持たない。ユニツトドライバー５は、
PI／Ｏ側のバス結合送受信回路とPI／Ｏ６のド
ライブ機能をもつ。アドレス発生回路８は、転送
動作の中心になるものであり、各々の共通データ
メモリ２、ユニツトドライバー５およびRAM９
にアドレスを送出するもので、アドレスを一定時
間ごとに順次更新し、周期動作を繰り返すもので
ある。今、仮にアドレス発生回路８がアドレス
002を出力すると、RAM９は、出力すべき共通
データメモリの番号を出力共有メモリ番号信号１
３として送出する。この場合は、番号“１”を送
出する。この信号と、各データメモリ２は、自分
に与えられている番号とを、共有メモリ番号一致
検出回路１４にて比較し、一致したデータメモリ
２のみが、データ２３をPI／Ｏ６および自分以
外のデータメモリ２に送出する。この場合は、番
号１のデータメモリ２がデータ２３の送出を行
う。以上のように、アドレス発生回路８、RAM
９が主体となつて転送制御を行う。また、バツク
アツプCPU構成は、図のｎ番目のCPU１および
データメモリ２を予備として待機させる方法をと
る。この方式において、バツクアツプへの切替
は、RAM９の内容を例えば“１”から“ｎ”に
書き替える方法と、共通データメモリ２の共有メ
モリ番号一致検出回路１４に設定されている番号
を書き替える方法がある。以上の本方式において
は、バス結合システムの共通回路として、RAM
９、リンケージ回路１０、プログラマ１１が必要
となり、ハードウエアが大きくなるため、バス結
合システム全体としての信頼性を向上できないと
いう欠点を有している。
次に第３図の例は、第１図のRAM９、リンケ
ージ回路１０、プログラマ１１の代りに、出力エ
リア設定スイツチ１５とコンパレータ１６とした
ものである。出力エリア設定スイツチ１５とコン
パレータ１６は、それぞれ共通データメモリ２の
数だけあり、各々のデータメモリ２について出力
エリアを出力エリア設定スイツチ１５にあらかじ
め設定しておく。転送動作中においては、アドレ
ス発生回路８から送信されるアドレスを受けと
り、コンパレータ１６にて出力エリア設定スイツ
チ１５の設定値と比較し、エリア内であれば、該
当する番号のデータメモリ２に出力を促す信号を
送信する。あとの転送動作は全く第１図と同じで
ある。この方式では、第１図に比べ、バス結合シ
ステムの共通ハードウエアがやや小さくなりその
分信頼性を向上することができるが、使う上で
は、出力エリア指定が１エリアのため、システム
増設や改造時に容易に変更ができず、全体の
PI／Ｏの実装替えや、全CPUのプログラム変更
にまで致るなど不便をきたす欠点を有する。
ージ回路１０、プログラマ１１の代りに、出力エ
リア設定スイツチ１５とコンパレータ１６とした
ものである。出力エリア設定スイツチ１５とコン
パレータ１６は、それぞれ共通データメモリ２の
数だけあり、各々のデータメモリ２について出力
エリアを出力エリア設定スイツチ１５にあらかじ
め設定しておく。転送動作中においては、アドレ
ス発生回路８から送信されるアドレスを受けと
り、コンパレータ１６にて出力エリア設定スイツ
チ１５の設定値と比較し、エリア内であれば、該
当する番号のデータメモリ２に出力を促す信号を
送信する。あとの転送動作は全く第１図と同じで
ある。この方式では、第１図に比べ、バス結合シ
ステムの共通ハードウエアがやや小さくなりその
分信頼性を向上することができるが、使う上で
は、出力エリア指定が１エリアのため、システム
増設や改造時に容易に変更ができず、全体の
PI／Ｏの実装替えや、全CPUのプログラム変更
にまで致るなど不便をきたす欠点を有する。
次に第４図の例では、第１図のRAM９をあら
かじめ固定の内容で焼き切られているROM１７
に置き替えたもので、リンケージ回路１０、プロ
グラマ１１を省略したものである。この方式では
共通ハードウエアが随分簡単になるため、信頼性
の向上を計ることが出きるが、一方、システム増
設時や改造時の変更が困難なため、用途が限られ
るといつた欠点がある。
かじめ固定の内容で焼き切られているROM１７
に置き替えたもので、リンケージ回路１０、プロ
グラマ１１を省略したものである。この方式では
共通ハードウエアが随分簡単になるため、信頼性
の向上を計ることが出きるが、一方、システム増
設時や改造時の変更が困難なため、用途が限られ
るといつた欠点がある。
次に第５図の例について説明する。この方式
は、各々のデータメモリ２に、出力エリア設定ス
イツチ１５とコンパレータ１６を設けることによ
り、出力転送制御回路を分散したものである。動
作は、出力エリア設定スイツチ１５に設定された
エリア内のアドレスに対してのみ該当するデータ
メモリ２がバスにデータを送信し、それ以外のア
ドレスに対しては、データを受信する。なお、出
力エリア設定スイツチ１５の代りにレジスターを
設け、CPU１より設定する方式も同様に考えら
れる。この方式においては、バス結合システムの
共通ハードウエアが非常に簡単化できるため、信
頼性を向上できるが、エリア指定のために、シス
テム増設、改造時において不便をきたす欠点があ
る。なお、出力エリア設定スイツチ１５を用いる
方法は、さらに、CPU１のＮ：１バツクアツプ
切替が行なえないといつた欠点もある。
は、各々のデータメモリ２に、出力エリア設定ス
イツチ１５とコンパレータ１６を設けることによ
り、出力転送制御回路を分散したものである。動
作は、出力エリア設定スイツチ１５に設定された
エリア内のアドレスに対してのみ該当するデータ
メモリ２がバスにデータを送信し、それ以外のア
ドレスに対しては、データを受信する。なお、出
力エリア設定スイツチ１５の代りにレジスターを
設け、CPU１より設定する方式も同様に考えら
れる。この方式においては、バス結合システムの
共通ハードウエアが非常に簡単化できるため、信
頼性を向上できるが、エリア指定のために、シス
テム増設、改造時において不便をきたす欠点があ
る。なお、出力エリア設定スイツチ１５を用いる
方法は、さらに、CPU１のＮ：１バツクアツプ
切替が行なえないといつた欠点もある。
第６図ａ，ｂは、固定アドレス方式を示し、各
各のデータメモリ２に出力エリアを均等に割付け
したもので、第５図の出力エリア設定スイツチ１
５とコンパレータ１６の代りに非常に簡単なアド
レスデコーダ１８に置き換えたものである。ハー
ドウエアが非常にシンプルになるが、使用におい
て不便をきたし、用途が限定される欠点を有す
る。
各のデータメモリ２に出力エリアを均等に割付け
したもので、第５図の出力エリア設定スイツチ１
５とコンパレータ１６の代りに非常に簡単なアド
レスデコーダ１８に置き換えたものである。ハー
ドウエアが非常にシンプルになるが、使用におい
て不便をきたし、用途が限定される欠点を有す
る。
本発明の目的は、高信頼性、容易にシエアを変
更できるロードシエアシステム、PI／Ｏの効率
的な実装、およびアドレスの効率的な使用を簡単
なハードウエアにて実現することのできるマルチ
コンピユータバス結合システムの出力転送制御回
路を提供することにある。
更できるロードシエアシステム、PI／Ｏの効率
的な実装、およびアドレスの効率的な使用を簡単
なハードウエアにて実現することのできるマルチ
コンピユータバス結合システムの出力転送制御回
路を提供することにある。
バス結合システムにおいて信頼性は、共通回路
の素子数を減らし、各CPUに分散配置させバツ
クアツプ構成とすることにより、システム全体と
して向上させるという考え方、また、ロードシエ
アを容易に変更したり、PI／Ｏの効率的な実装、
アドレスの効率的な使用を行うには、まず、
PI／Ｏの実装およびアドレス割付けは、それぞ
れのCPUに無関係とし、システムとして一括し
て行い、そののち、シエアをアドレス単位に設定
する考え方に基づき、解決策として、CPUごと
にアドレス単位に出力を指定するRAMを用い、
そのCPU自身で動作前に自分の出力エリアの設
定を行う方式をとることにより、簡単なハードウ
エアとしかつ分散化を計り信頼性を向上させると
ともに、アドレス単位にRAMに出力エリアの設
定を計ることとし、ロードシエアを容易にしたも
のである。
の素子数を減らし、各CPUに分散配置させバツ
クアツプ構成とすることにより、システム全体と
して向上させるという考え方、また、ロードシエ
アを容易に変更したり、PI／Ｏの効率的な実装、
アドレスの効率的な使用を行うには、まず、
PI／Ｏの実装およびアドレス割付けは、それぞ
れのCPUに無関係とし、システムとして一括し
て行い、そののち、シエアをアドレス単位に設定
する考え方に基づき、解決策として、CPUごと
にアドレス単位に出力を指定するRAMを用い、
そのCPU自身で動作前に自分の出力エリアの設
定を行う方式をとることにより、簡単なハードウ
エアとしかつ分散化を計り信頼性を向上させると
ともに、アドレス単位にRAMに出力エリアの設
定を計ることとし、ロードシエアを容易にしたも
のである。
以下、本発明の実施例を第７図〜第１０図によ
り説明する。まず、第７図に全体の構成を示す。
全体は、複数台のCPU１とデータメモリ２、出
力転送制御回路１９、バツフア３、ユニツトドラ
イバー５、PI／Ｏ６、アドレス発生回路８から
成り、さらに出力転送制御回路１９は、第８図に
示すように、出力管理RAM２０とアドレス切替
器２１から成る。出力管理RAM２０の内容は、
第９図に示すように１ビツトで“０”か“１”が
書き込まれる。出力管理RAM２０のアドレス
は、データメモリ２のアドレスと対応しており、
データメモリ２のデータを出力するアドレスに対
して、出力管理RAM２０の同一アドレスに
“１”を書き込むものである。動作を説明すると、
各々のCPU１は、PI／Ｏ情報およびCPU間のリ
ンケージ情報の全てをもつデータメモリをもち、
CPU１のプログラム実行は、このデータメモリ
を仮想PI／Ｏもしくは、仮想の対リンケージ
CPUと見なして、バス結合のデータ転送動作と
は独立に行なう。なお、各々のデータメモリ２
は、バス結合で同報通信を行うことにより、全て
同じデータが記憶されている。バツフア回路３
は、単に信号の転送強化を計る駆動回路で、特別
の機能はもたない。ユニツトドライバー５は、
PI／Ｏ側のバス結合送受信回路とPI／Ｏ６のド
ライブ機能をもつ。アドレス発生回路８は、転送
動作の中心になるものであり、各々のデータメモ
リ２、ユニツトドライバー５およびRAM９にア
ドレスを送出するもので、アドレスを一定時間ご
とに順次送出し、周期動作を繰り返すものであ
る。
り説明する。まず、第７図に全体の構成を示す。
全体は、複数台のCPU１とデータメモリ２、出
力転送制御回路１９、バツフア３、ユニツトドラ
イバー５、PI／Ｏ６、アドレス発生回路８から
成り、さらに出力転送制御回路１９は、第８図に
示すように、出力管理RAM２０とアドレス切替
器２１から成る。出力管理RAM２０の内容は、
第９図に示すように１ビツトで“０”か“１”が
書き込まれる。出力管理RAM２０のアドレス
は、データメモリ２のアドレスと対応しており、
データメモリ２のデータを出力するアドレスに対
して、出力管理RAM２０の同一アドレスに
“１”を書き込むものである。動作を説明すると、
各々のCPU１は、PI／Ｏ情報およびCPU間のリ
ンケージ情報の全てをもつデータメモリをもち、
CPU１のプログラム実行は、このデータメモリ
を仮想PI／Ｏもしくは、仮想の対リンケージ
CPUと見なして、バス結合のデータ転送動作と
は独立に行なう。なお、各々のデータメモリ２
は、バス結合で同報通信を行うことにより、全て
同じデータが記憶されている。バツフア回路３
は、単に信号の転送強化を計る駆動回路で、特別
の機能はもたない。ユニツトドライバー５は、
PI／Ｏ側のバス結合送受信回路とPI／Ｏ６のド
ライブ機能をもつ。アドレス発生回路８は、転送
動作の中心になるものであり、各々のデータメモ
リ２、ユニツトドライバー５およびRAM９にア
ドレスを送出するもので、アドレスを一定時間ご
とに順次送出し、周期動作を繰り返すものであ
る。
まず、CPU１の動作のフローチヤートを第１
０図に示す。CPU１はスタートすると、始めに
アドレス切替器２１により出力管理RAM２０の
アドレスをCPU１側に切り替える。つぎに、
CPU１は、出力管理RAM２０にアドレス単位に
入力アドレスには“０”を、出力アドレスには
“１”を書き込む。その後、CPU１は、アドレス
切替器２１により、出力管理RAM２０のアドレ
スをバス結合装置側に切り替える。そうしてか
ら、アプリケーシヨンプログラムの実行を行う。
以上のようにして、出力管理RAM２０に設定さ
れた入出力の切替え情報をもとにして、バス結合
装置は次のように動作する。今、仮にアドレス発
生回路８がアドレス（002）１２を出力すると、
出力管理RAM２０のアドレス002に“１”が書
かれているデータメモリ２がデータを出力する。
この場合、番号１のデータメモリ２がデータを送
出し、他の番号のデータメモリ２は、出力管理
RAM２０に“０”が書き込まれておりデータを
受信する。このとき、各々の出力管理RAM２０
の内容は、それぞれのバツフア３にデータの送受
信号方向の切替としてゲート切替え信号２２とし
て出力される。第１１図に、以上のタイムチヤー
トを示す。
０図に示す。CPU１はスタートすると、始めに
アドレス切替器２１により出力管理RAM２０の
アドレスをCPU１側に切り替える。つぎに、
CPU１は、出力管理RAM２０にアドレス単位に
入力アドレスには“０”を、出力アドレスには
“１”を書き込む。その後、CPU１は、アドレス
切替器２１により、出力管理RAM２０のアドレ
スをバス結合装置側に切り替える。そうしてか
ら、アプリケーシヨンプログラムの実行を行う。
以上のようにして、出力管理RAM２０に設定さ
れた入出力の切替え情報をもとにして、バス結合
装置は次のように動作する。今、仮にアドレス発
生回路８がアドレス（002）１２を出力すると、
出力管理RAM２０のアドレス002に“１”が書
かれているデータメモリ２がデータを出力する。
この場合、番号１のデータメモリ２がデータを送
出し、他の番号のデータメモリ２は、出力管理
RAM２０に“０”が書き込まれておりデータを
受信する。このとき、各々の出力管理RAM２０
の内容は、それぞれのバツフア３にデータの送受
信号方向の切替としてゲート切替え信号２２とし
て出力される。第１１図に、以上のタイムチヤー
トを示す。
本実施例によれば、簡単な回路である出力転送
制御回路１９を各CPU１に分散配置することに
よりシステム信頼性の向上を計ることができるほ
か、第１２図の例に示すように、PI／Ｏの実装、
アドレスに無関係にロードシエアを決定しまた容
易に変更することができる。また、バツクアツプ
CPUとの切り替えも、第１０図のフローチヤー
トに示すプログラムを任意のCPUにローデイン
グそしてスタートさせることにより、任意の
CPUがバツクアツプCPUとして動作することが
できる。以上のように簡単な回路で、システムの
高信頼性、及びロードシエアが容易で、PI／Ｏ
の効率的な実装が出き、融通性のあるバツクアツ
プCPUシステムを構成することが容易に出来る
効果がある。
制御回路１９を各CPU１に分散配置することに
よりシステム信頼性の向上を計ることができるほ
か、第１２図の例に示すように、PI／Ｏの実装、
アドレスに無関係にロードシエアを決定しまた容
易に変更することができる。また、バツクアツプ
CPUとの切り替えも、第１０図のフローチヤー
トに示すプログラムを任意のCPUにローデイン
グそしてスタートさせることにより、任意の
CPUがバツクアツプCPUとして動作することが
できる。以上のように簡単な回路で、システムの
高信頼性、及びロードシエアが容易で、PI／Ｏ
の効率的な実装が出き、融通性のあるバツクアツ
プCPUシステムを構成することが容易に出来る
効果がある。
本発明によれば、出力転送制御回路を簡単な回
路とし分散配置することができるので、システム
の信頼性を向上できる効果がある。また、PI／
Ｏの実装、アドレスに無関係にロードシエアを容
易に設定でき、任意のCPUをバツクアツプとし
て使用できるので、システムとしての融通性に富
む効果がある。
路とし分散配置することができるので、システム
の信頼性を向上できる効果がある。また、PI／
Ｏの実装、アドレスに無関係にロードシエアを容
易に設定でき、任意のCPUをバツクアツプとし
て使用できるので、システムとしての融通性に富
む効果がある。
第１図〜第６図ａ，ｂは、従来方式の説明図、
第７図〜第１２図は、本発明実施例の説明図であ
る。 １……CPU、２……データ共有メモリ、３…
…バツフア、５……ユニツトドライバー、６……
PI／Ｏ、８……アドレス発生回路、１２……ア
ドレス、１９……出力転送制御回路、２０……出
力管理RAM、２１……アドレス切替器、２２…
…ゲート切替、２３……データ。
第７図〜第１２図は、本発明実施例の説明図であ
る。 １……CPU、２……データ共有メモリ、３…
…バツフア、５……ユニツトドライバー、６……
PI／Ｏ、８……アドレス発生回路、１２……ア
ドレス、１９……出力転送制御回路、２０……出
力管理RAM、２１……アドレス切替器、２２…
…ゲート切替、２３……データ。
Claims (1)
- １ 複数の処理装置と共有のプロセス入出力装置
が共通のバスに接続され、各処理装置はそれぞれ
同一内容にデータが更新されるデータメモリを有
し、特定の処理装置のデータメモリから共通バス
にデータを出力する時、他の処理装置のデータメ
モリでは該当するアドレスに当該データを取込ん
で書込むように制御され、データメモリに対して
のアドレスは該共通バスに接続されたアドレス発
生回路によつて行なわれるようになつているデー
タ伝送システムにおいて、各処理装置毎に設けら
れているデータメモリの各アドレス単位に、当該
アドレスがデータメモリから共通バスへの出力用
か共通バスからデータメモリへの入力用かを判別
するフラグを設けてなる出力管理用メモリを有
し、フラグの内容に応じて当該アドレスに対応す
るデータを共通バスに出力するか、共通バスから
のデータを入力するかの制御信号を共通バスに対
して出力する出力転送制御回路を各処理装置毎に
設け、該出力転送制御回路によつて各処理装置の
データメモリの内容をアドレス単位に更新するよ
うにしたことを特徴とするデータ伝送システム。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57004991A JPS58123148A (ja) | 1982-01-18 | 1982-01-18 | デ−タ伝送システム |
| EP19820109102 EP0076494B1 (en) | 1981-10-07 | 1982-10-01 | Data transmission bus system for a plurality of processors |
| DE8282109102T DE3278949D1 (en) | 1981-10-07 | 1982-10-01 | Data transmission bus system for a plurality of processors |
| BR8205828A BR8205828A (pt) | 1981-10-07 | 1982-10-05 | Sistema de transmissao de dados |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57004991A JPS58123148A (ja) | 1982-01-18 | 1982-01-18 | デ−タ伝送システム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58123148A JPS58123148A (ja) | 1983-07-22 |
| JPS6353578B2 true JPS6353578B2 (ja) | 1988-10-24 |
Family
ID=11599069
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57004991A Granted JPS58123148A (ja) | 1981-10-07 | 1982-01-18 | デ−タ伝送システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58123148A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01114902A (ja) * | 1987-10-29 | 1989-05-08 | Hitachi Ltd | プロセス制御システム |
| JP2011140859A (ja) * | 2009-12-11 | 2011-07-21 | Kawase Komuten:Kk | 作業用足場装置及び躯体作業方法並びに躯体仮設構台提供方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5660930A (en) * | 1979-10-24 | 1981-05-26 | Fujitsu Ltd | Data transfer system |
| JPS6049951B2 (ja) * | 1981-01-28 | 1985-11-06 | 日本電気株式会社 | 一斉指示信号送出回路 |
| GB2112186B (en) * | 1981-12-22 | 1985-09-11 | Intersil Inc | Improved distributed processing system |
-
1982
- 1982-01-18 JP JP57004991A patent/JPS58123148A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58123148A (ja) | 1983-07-22 |
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