JPS6354769A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS6354769A JPS6354769A JP61093248A JP9324886A JPS6354769A JP S6354769 A JPS6354769 A JP S6354769A JP 61093248 A JP61093248 A JP 61093248A JP 9324886 A JP9324886 A JP 9324886A JP S6354769 A JPS6354769 A JP S6354769A
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- semiconductor
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-
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
Landscapes
- Recrystallisation Techniques (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技！ｌｉ分野〕
本発明は、半導体膜置の製造方法に係わり、特に絶縁膜
上に形成した単結晶半導体膜にＭ ＯＳトランジスタを
形成するための半導体膜置の製造方法に関する。
上に形成した単結晶半導体膜にＭ ＯＳトランジスタを
形成するための半導体膜置の製造方法に関する。
〔発明の技ｔｊｉ的背貝とその問題点〕近年、半導体基
板上に堆積しｔ；絶縁膜上に単結晶半導体膜を形成する
技術が開発されている。この単結晶半導体膜は、絶縁膜
上に非晶質若しくは多結晶の半導体薄膜を１「積し、レ
ーザビームや電子ビーム等を用いて該半導体３膜をビー
ムアニールすることにより得られる。そして、絶縁膜上
に形成された単結晶半導体膜に″ｖ１０Ｓトランジスタ
等の半導体素子を形成し、素子を３次元的に形成する、
所謂３次元ＩＣの実現も可能となっている。
板上に堆積しｔ；絶縁膜上に単結晶半導体膜を形成する
技術が開発されている。この単結晶半導体膜は、絶縁膜
上に非晶質若しくは多結晶の半導体薄膜を１「積し、レ
ーザビームや電子ビーム等を用いて該半導体３膜をビー
ムアニールすることにより得られる。そして、絶縁膜上
に形成された単結晶半導体膜に″ｖ１０Ｓトランジスタ
等の半導体素子を形成し、素子を３次元的に形成する、
所謂３次元ＩＣの実現も可能となっている。
しかしながら、この種の方法にあっては次のような問題
があった。即ら、絶縁膜上にＭＯＳトランジスタ等の半
導体素子を形成する際、半導体素子の素子分離は一般に
素子形成領域以外の単結晶半導体膜を熱酸化することに
より得られる。この−、素子分離における熱酸化工程は
、半導体素子形成１ｊプロセスで最も時間の長い熱工程
であるため、シ・１．［リコン基枳上に既に素子が形成
さ筏ていた場合、□ ”−上記熱工程によりその拡散層が広がる。このため、
下層のシリコン基板にチャネル長の短い素子を形成する
ことは困難であった。
があった。即ら、絶縁膜上にＭＯＳトランジスタ等の半
導体素子を形成する際、半導体素子の素子分離は一般に
素子形成領域以外の単結晶半導体膜を熱酸化することに
より得られる。この−、素子分離における熱酸化工程は
、半導体素子形成１ｊプロセスで最も時間の長い熱工程
であるため、シ・１．［リコン基枳上に既に素子が形成
さ筏ていた場合、□ ”−上記熱工程によりその拡散層が広がる。このため、
下層のシリコン基板にチャネル長の短い素子を形成する
ことは困難であった。
また、熱酸化を行わずに素子形成領域以外にＣＶＤ酸化
膜を埋込む低温プロセス型の素子分離方法も特殊な例と
して′蕊るが、この場合はプロセスが困難であり、更に
素子形成領域の側壁を流れるチャネル電流が発生し易い
。このため、単結晶半導体膜に形成する素子に良好な電
気特性を持たせることは困難であった。
膜を埋込む低温プロセス型の素子分離方法も特殊な例と
して′蕊るが、この場合はプロセスが困難であり、更に
素子形成領域の側壁を流れるチャネル電流が発生し易い
。このため、単結晶半導体膜に形成する素子に良好な電
気特性を持たせることは困難であった。
本発明は上記事情を考慮してなされたもので、その目的
とするところは、熱酸化等の熱工程を用いることなく絶
縁膜上に形成する半導体素子の素子分離を行うことが・
でき、素子分離工程の簡略化をはかり得、且つ素子形成
領域の側壁を流れるチャネルリーク電流の発生のない優
れた電気特性を得られる半導体膜置の製造方法を提供す
ることにある。
とするところは、熱酸化等の熱工程を用いることなく絶
縁膜上に形成する半導体素子の素子分離を行うことが・
でき、素子分離工程の簡略化をはかり得、且つ素子形成
領域の側壁を流れるチャネルリーク電流の発生のない優
れた電気特性を得られる半導体膜置の製造方法を提供す
ることにある。
本発明の骨子は、絶縁膜上に予めゲート電極となる導体
膜（金屈膜或いは半導体膜）を形成した：１後に、ゲー
ト電極となる導体膜上にゲート酵イ■゛ｔび単結晶半導
体ｎＩ影形成ることにあり、これ−゛により形成された
半導体素子はソース・ドレイン領域間の下にゲート酸化
膜を介してゲート電極が上にＭＯＳトランジスタを製造
する半導体膜置の−製造方沫において、前記絶縁膜上に
ゲート電極となる導体膜を形成したのち、この導体膜上
にゲート酸化膜を形成し、次いでこのゲート酸化膜上に
単結晶半導体膜を形成し、次いで素子形成領域以外の上
記単結晶半導体膜を除去し、次いで素子形成領域以外の
前記導体膜を選択的にエツチングして配線層を形成し、
しかるのちイオン注入により前記単結晶半導体膜中にソ
ース・ドレインとなる拡散層を形成するようにした方法
である。
膜（金屈膜或いは半導体膜）を形成した：１後に、ゲー
ト電極となる導体膜上にゲート酵イ■゛ｔび単結晶半導
体ｎＩ影形成ることにあり、これ−゛により形成された
半導体素子はソース・ドレイン領域間の下にゲート酸化
膜を介してゲート電極が上にＭＯＳトランジスタを製造
する半導体膜置の−製造方沫において、前記絶縁膜上に
ゲート電極となる導体膜を形成したのち、この導体膜上
にゲート酸化膜を形成し、次いでこのゲート酸化膜上に
単結晶半導体膜を形成し、次いで素子形成領域以外の上
記単結晶半導体膜を除去し、次いで素子形成領域以外の
前記導体膜を選択的にエツチングして配線層を形成し、
しかるのちイオン注入により前記単結晶半導体膜中にソ
ース・ドレインとなる拡散層を形成するようにした方法
である。
本発明によれば、絶縁膜上に形成する半導体素子の素子
分離には一切の熱工程を必要とせず、エツチングのみで
素子分離が達成される。このため、仮に下層のシリコン
基板上に素子が存在する場合においても該素子の拡散層
を広げることがなく、シリコン基板に微細なチャネル長
を有する素子を形成することが可能となる。また、絶！
！膜上の素子のソース・ドレインはゲート電極の上に位
置することになり、ゲート電極は素子形成領域の側壁と
接近することはない。このため、該側壁を流れるチャネ
ル電流が発生することはなく、絶縁膜上に形成する素子
に良好な電気特性を持たせることが可能となる。
分離には一切の熱工程を必要とせず、エツチングのみで
素子分離が達成される。このため、仮に下層のシリコン
基板上に素子が存在する場合においても該素子の拡散層
を広げることがなく、シリコン基板に微細なチャネル長
を有する素子を形成することが可能となる。また、絶！
！膜上の素子のソース・ドレインはゲート電極の上に位
置することになり、ゲート電極は素子形成領域の側壁と
接近することはない。このため、該側壁を流れるチャネ
ル電流が発生することはなく、絶縁膜上に形成する素子
に良好な電気特性を持たせることが可能となる。
以下、本発明の詳細を図示の実施例によって説明する。
嚇
第１図＜ａ）〜（ｈ）は本発明の一実施例に係ねる半導
体膜置の製造工程を示す断面図であり、第２図乃至第４
図はそれぞれ第１図（ｆ）〜（ｈ）に相当する斜視図で
ある。
体膜置の製造工程を示す断面図であり、第２図乃至第４
図はそれぞれ第１図（ｆ）〜（ｈ）に相当する斜視図で
ある。
まず、第１図（ａ）に示す如く、面方位（１００）、比
抵抗５〜２０［０ｃｍ Ｊの単結晶シリコン基板（半導
体基板）１１上に第１のＣＶＤ酸化模１２を１［μｍ］
の厚さに堆積した。続いて、ＣＶＤ法を用い、ＣＶＤ酸
化、摸１２上に厚さ５０００ ［人］のタングステン膜
（導体膜）１３及び厚さ２５０［人］の第１の多結晶シ
リコン膜１４を順次堆積した。ここで、タングステン膜
１３は最終的にゲート電極及び配線層として用いるもの
である。その後、９００［”Ｃ］の温度で多結晶シリコ
ン膜１４を熱酸化し、第１図（ｂ）に示す如く厚さ５０
０［人］のゲート酸化膜１５を形成した。
抵抗５〜２０［０ｃｍ Ｊの単結晶シリコン基板（半導
体基板）１１上に第１のＣＶＤ酸化模１２を１［μｍ］
の厚さに堆積した。続いて、ＣＶＤ法を用い、ＣＶＤ酸
化、摸１２上に厚さ５０００ ［人］のタングステン膜
（導体膜）１３及び厚さ２５０［人］の第１の多結晶シ
リコン膜１４を順次堆積した。ここで、タングステン膜
１３は最終的にゲート電極及び配線層として用いるもの
である。その後、９００［”Ｃ］の温度で多結晶シリコ
ン膜１４を熱酸化し、第１図（ｂ）に示す如く厚さ５０
０［人］のゲート酸化膜１５を形成した。
次いで、第１図（Ｃ）に示す妃くゲート酸化膜１５上に
厚さ５０００ ［大コの第２の多結晶シリコンＩ！１１
６を堆積し、更にこの上に厚さ５０００［大コの第２の
ＣｖＤ酸化慢１７を堆積した。ここで、ｃｖｏｍ化躾１
７は、ビームアニール時に多結晶シリコン膜１６が蒸発
する現象を抑えるための保護膜となる。続いて、加速電
圧１２［ＫｅＶ］、ビーム電流２［ｍＡ］の電子ビーム
を用い、多結晶シリコン膜１６をビームアニールして単
結晶化した。
厚さ５０００ ［大コの第２の多結晶シリコンＩ！１１
６を堆積し、更にこの上に厚さ５０００［大コの第２の
ＣｖＤ酸化慢１７を堆積した。ここで、ｃｖｏｍ化躾１
７は、ビームアニール時に多結晶シリコン膜１６が蒸発
する現象を抑えるための保護膜となる。続いて、加速電
圧１２［ＫｅＶ］、ビーム電流２［ｍＡ］の電子ビーム
を用い、多結晶シリコン膜１６をビームアニールして単
結晶化した。
次いで、エツチング液としてＮ８４ ＦＦ）７液を用い
、第１図（ｄ）に示す如＜ＣＶＤＩｆ化ｙＡ１化合Ａ１
７、多結晶シリコン膜１６のビームアニールにより単結
晶化した単結晶シリコン躾１８をｎ出させた。続いて、
加速電圧３２０ ［ＫｅＶ］、ドーズは１×１０工３
［ｃｍ′２］のボロンイオン（Ｂ′″）を単結晶シリコ
ン膜１８に注入し、該膜１８をＰ−層にした。その後、
第１図（ｅ）に示す如く単結晶シリコン膜１８上に第３
のＣＶＤＭ化膜１９を厚さ２００ＯＣ人］堆積した。
、第１図（ｄ）に示す如＜ＣＶＤＩｆ化ｙＡ１化合Ａ１
７、多結晶シリコン膜１６のビームアニールにより単結
晶化した単結晶シリコン躾１８をｎ出させた。続いて、
加速電圧３２０ ［ＫｅＶ］、ドーズは１×１０工３
［ｃｍ′２］のボロンイオン（Ｂ′″）を単結晶シリコ
ン膜１８に注入し、該膜１８をＰ−層にした。その後、
第１図（ｅ）に示す如く単結晶シリコン膜１８上に第３
のＣＶＤＭ化膜１９を厚さ２００ＯＣ人］堆積した。
次いで、第１図（ｆ）及び第２図に示す如く、ＣＶＤＩ
化膜１つ上に厚さ１［μｍ］のレジストを塗布し、この
レジストをパターニングして第１のレジストパターン２
０を形成した。続いて、リアクティブ・イオン・エツチ
ング法（ＲＩＥ法）を用い、レジストパターン２０をマ
スクとしてＣＶＤ１ａ化膜１９及び単結晶シリコンｐｌ
Ａ１８を選、率的にエツチング除去した。このとき、ゲ
ート酸化膜１５は単結晶シリコン膜１８をエツチングす
乞際のストッパーとなる。なお、この工程により、−素
子形成領域以外の部分が除去されたことになる。
化膜１つ上に厚さ１［μｍ］のレジストを塗布し、この
レジストをパターニングして第１のレジストパターン２
０を形成した。続いて、リアクティブ・イオン・エツチ
ング法（ＲＩＥ法）を用い、レジストパターン２０をマ
スクとしてＣＶＤ１ａ化膜１９及び単結晶シリコンｐｌ
Ａ１８を選、率的にエツチング除去した。このとき、ゲ
ート酸化膜１５は単結晶シリコン膜１８をエツチングす
乞際のストッパーとなる。なお、この工程により、−素
子形成領域以外の部分が除去されたことになる。
次いで、レジストパターン２０を除去したのち、第１図
（Ｑ）及び第３図に示す如く、新たに第２のレジストパ
ターン２１を形成した。そして、レジストパターン２１
若しくはｃｖｏａ化膜１つで覆われていない部分におい
て、ゲート酸化膜１５及びタングステン膜１３をＲＩＥ
法により除去した。ここで、素子形成領域以外に残った
タングステン膜１３は、ゲート電極の引出しｇＡ域、つ
まり配線層となる。
（Ｑ）及び第３図に示す如く、新たに第２のレジストパ
ターン２１を形成した。そして、レジストパターン２１
若しくはｃｖｏａ化膜１つで覆われていない部分におい
て、ゲート酸化膜１５及びタングステン膜１３をＲＩＥ
法により除去した。ここで、素子形成領域以外に残った
タングステン膜１３は、ゲート電極の引出しｇＡ域、つ
まり配線層となる。
次いで、第１図（ｈ）及び第４図に示す如く、同じレジ
ストパターン２１を用い、このレジストパターン２１を
マスクとしてＲＩＥ法によりＣＶＤＭ化摸１化合１９し
た。その後、加速電圧５０ ［ＫｅＶ］ 、 ドーズ巳
１Ｘ１０” Ｅｃｍ４〕のＡｓ“イオンを全面に注入
し、単結晶シリコン膜１８にＮ＋をの拡散層を形成した
。この拡散層は、〜１０Ｓトランジスタのソース・ドレ
インをなすものである。
ストパターン２１を用い、このレジストパターン２１を
マスクとしてＲＩＥ法によりＣＶＤＭ化摸１化合１９し
た。その後、加速電圧５０ ［ＫｅＶ］ 、 ドーズ巳
１Ｘ１０” Ｅｃｍ４〕のＡｓ“イオンを全面に注入
し、単結晶シリコン膜１８にＮ＋をの拡散層を形成した
。この拡散層は、〜１０Ｓトランジスタのソース・ドレ
インをなすものである。
これ以降は、レジストパターン２１を除去し、図示はし
ていないが全面にＣＶ Ｄ ｒｌｉ化膜を堆積し、゛′
通常のコンタクト開口工程及びＡＱ等からなる配′−形
成工程を順次行うことにより、Ｎチャネル型゛のＭＯＳ
トランジスタが完成することになる。
ていないが全面にＣＶ Ｄ ｒｌｉ化膜を堆積し、゛′
通常のコンタクト開口工程及びＡＱ等からなる配′−形
成工程を順次行うことにより、Ｎチャネル型゛のＭＯＳ
トランジスタが完成することになる。
かくして本実施例方法によれば、従来必要とされた素子
分離のための熱工程を省略することが可能となり、絶縁
膜１２上に形成する半導体素子の素子分離の際に、下層
のシリコン基板１１において再拡散が生じるのを未然に
防止することができる。このため、シリコン基板１１に
チャネル長の短い素子を形成しておくことができ、高集
積化にも有効である。また、素子形成領域の側壁を流れ
るチャネル電流を抑えることが可能となるので、絶縁膜
１２上に形成するＭＯＳトランジスタの素子特性向上を
はかり１ｑる等の利点がある。
分離のための熱工程を省略することが可能となり、絶縁
膜１２上に形成する半導体素子の素子分離の際に、下層
のシリコン基板１１において再拡散が生じるのを未然に
防止することができる。このため、シリコン基板１１に
チャネル長の短い素子を形成しておくことができ、高集
積化にも有効である。また、素子形成領域の側壁を流れ
るチャネル電流を抑えることが可能となるので、絶縁膜
１２上に形成するＭＯＳトランジスタの素子特性向上を
はかり１ｑる等の利点がある。
なお、本発明は上述した実施例方法に限定されるもので
はない。例えば、前記ゲート電極となる導体膜はタング
ステンに限るものではなく、抵抗値が但く融点が高いも
のであればよい。一般的には、シート抵抗が５０［Ω］
以下のリン拡散型の多結晶シリコン膜や融点が１４１０
［’Ｃ］以上の高融点金属であれば用いることが可能で
ある。また、絶縁膜上に単結晶半導体膜を形成する方法
としては、非晶質若しくは多結晶の半導体薄膜をビ−ム
アニールするのが最も効果的であるが、実施例で説明し
た電子ビームの代りにレーザど−ムやイオンビーム等を
用いることも可能である。また、実施例ではＮチャネル
型のＭｏ８ トランジスタの製造方法を示したが、Ｐチ
ャネル型のＭｏＳトランジスタにも適用できるのは、勿
論のことである。
はない。例えば、前記ゲート電極となる導体膜はタング
ステンに限るものではなく、抵抗値が但く融点が高いも
のであればよい。一般的には、シート抵抗が５０［Ω］
以下のリン拡散型の多結晶シリコン膜や融点が１４１０
［’Ｃ］以上の高融点金属であれば用いることが可能で
ある。また、絶縁膜上に単結晶半導体膜を形成する方法
としては、非晶質若しくは多結晶の半導体薄膜をビ−ム
アニールするのが最も効果的であるが、実施例で説明し
た電子ビームの代りにレーザど−ムやイオンビーム等を
用いることも可能である。また、実施例ではＮチャネル
型のＭｏ８ トランジスタの製造方法を示したが、Ｐチ
ャネル型のＭｏＳトランジスタにも適用できるのは、勿
論のことである。
ざらに、実施例では示していないが、シリコン基板上に
素子が既に形成されている場合においても、河谷問題な
く、絶縁膜上に〜＋ＯＳ ｔ−ランジスクを形成するこ
とが可能である。また、各層の膜厚。
素子が既に形成されている場合においても、河谷問題な
く、絶縁膜上に〜＋ＯＳ ｔ−ランジスクを形成するこ
とが可能である。また、各層の膜厚。
エツチング方法等は、仕様に応じて適宜変更可能である
。その他、本発明の要旨を逸脱しない範囲で、種々変形
して実施することができる。
。その他、本発明の要旨を逸脱しない範囲で、種々変形
して実施することができる。
第１図（ａ）〜（ｈ）は本発明の一実施例方法に係わる
半導体膜置の製造工程を示す断面図、第２図乃至第４図
はそれぞれ第１図（ｆ）〜（ｈ）に相当する構造を示す
斜視図である。 １１・・・単結晶シリコン基板（半導体基板）、１２・
・・第１のＣＶＤ酸化膜（絶縁膜）、１３・・・タング
ステン膜（導体Ｈ＞、１４・・・第１の多結晶シリコン
膜、１５・・・ゲート酸化膜、１６・・・第２の多結晶
シリコン膜、１７・・・第２のＣＶＤ酸化膜（保護膜）
、１８・・・単結晶シリコン膜（単結晶半導体膜）、１
９・・・第３のＣＶＤ酸化膜、２０・・・第１のレジス
トパターン、２１・・・第２のレジストパターン。 出願人 工業技ｉｆｉ院長 等々力 淫Ｑ
リＡ
ｏ 第３図 第４図 手 続 補 正 書 （方式）％式％ １、事件の表示 特願昭６１−９３２４８号 ２、発明の名称 半導体膜置の製造方法 ３、補正をする者 事件との関係 特許出願人 氏 名 工業技術院 次世代産業技術企画宮家電話 ０
３（５０１＞１５１１内線４６０１〜５４、補正命令の
日付
半導体膜置の製造工程を示す断面図、第２図乃至第４図
はそれぞれ第１図（ｆ）〜（ｈ）に相当する構造を示す
斜視図である。 １１・・・単結晶シリコン基板（半導体基板）、１２・
・・第１のＣＶＤ酸化膜（絶縁膜）、１３・・・タング
ステン膜（導体Ｈ＞、１４・・・第１の多結晶シリコン
膜、１５・・・ゲート酸化膜、１６・・・第２の多結晶
シリコン膜、１７・・・第２のＣＶＤ酸化膜（保護膜）
、１８・・・単結晶シリコン膜（単結晶半導体膜）、１
９・・・第３のＣＶＤ酸化膜、２０・・・第１のレジス
トパターン、２１・・・第２のレジストパターン。 出願人 工業技ｉｆｉ院長 等々力 淫Ｑ
リＡ
ｏ 第３図 第４図 手 続 補 正 書 （方式）％式％ １、事件の表示 特願昭６１−９３２４８号 ２、発明の名称 半導体膜置の製造方法 ３、補正をする者 事件との関係 特許出願人 氏 名 工業技術院 次世代産業技術企画宮家電話 ０
３（５０１＞１５１１内線４６０１〜５４、補正命令の
日付
Claims (4)
- （１）半導体基板上に堆積した絶縁膜上にＭＯＳトラン
ジスタを製造する半導体装置の製造方法において、前記
絶縁膜上にゲート電極となる導体膜を形成する工程と、
次いで上記導体膜上にゲート酸化膜を形成する工程と、
次いで上記ゲート酸化膜上に単結晶半導体膜を形成する
工程と、次いで素子形成領域以外の上記単結晶半導体膜
を除去する工程と、次いで素子形成領域以外の前記導体
膜を選択的にエッチングして配線層を形成する工程と、
次いでイオン注入により前記単結晶半導体膜中にソース
・ドレインとなる拡散層を形成する工程とを含むことを
特徴とする半導体装置の製造方法。 - （２）前記導体膜として、シート抵抗が５０［Ω］以下
の半導体膜或いは融点が１４１０［℃］以上の高融点金
属膜を用いたことを特徴とする特許請求の範囲第１項記
載の半導体装置の製造方法。 - （３）前記ゲート酸化膜として、膜厚が１０００［Å］
以下の熱酸化膜を用いたことを特徴とする特許請求の範
囲第１項記載の半導体装置の製造方法。 - （４）前記単結晶半導体膜を形成する工程として、前記
ゲート酸化膜上に非晶質若しくは多結晶の半導体膜を堆
積したのち、レーザビーム或いは荷電ビームの照射によ
り該半導体膜を溶融・再結晶化することを特徴とする特
許請求の範囲第１項記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61093248A JPS6354769A (ja) | 1986-04-24 | 1986-04-24 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61093248A JPS6354769A (ja) | 1986-04-24 | 1986-04-24 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6354769A true JPS6354769A (ja) | 1988-03-09 |
| JPH0588543B2 JPH0588543B2 (ja) | 1993-12-22 |
Family
ID=14077206
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61093248A Granted JPS6354769A (ja) | 1986-04-24 | 1986-04-24 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6354769A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02224255A (ja) * | 1989-02-27 | 1990-09-06 | Hitachi Ltd | 液晶表示装置 |
-
1986
- 1986-04-24 JP JP61093248A patent/JPS6354769A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02224255A (ja) * | 1989-02-27 | 1990-09-06 | Hitachi Ltd | 液晶表示装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0588543B2 (ja) | 1993-12-22 |
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