JPS5848440A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS5848440A JPS5848440A JP56145756A JP14575681A JPS5848440A JP S5848440 A JPS5848440 A JP S5848440A JP 56145756 A JP56145756 A JP 56145756A JP 14575681 A JP14575681 A JP 14575681A JP S5848440 A JPS5848440 A JP S5848440A
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- Japan
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- film
- silicon dioxide
- mask
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- insulating film
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- Formation Of Insulating Films (AREA)
- Local Oxidation Of Silicon (AREA)
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、半導体基板とその上に絶縁膜を介して形成さ
れた金属配線との間の寄生容量を低減するなどの目的で
前記絶縁膜を厚くした半導体装置を製造する際Ｉ：好適
な方法（：関する。
れた金属配線との間の寄生容量を低減するなどの目的で
前記絶縁膜を厚くした半導体装置を製造する際Ｉ：好適
な方法（：関する。
近年、前記のよう（；絶縁膜を厚くしたバイボーッ半導
体装置の開発が行なわれ、諸領域の形成にセルフ・アク
インメント方式を採ること、ができて甚だ好都合である
が、未解決の問題もまた存在する。それを第１図乃至第
３図を参照、しつつ説明する。 ２ 第１図乃至第５図は厚い絶縁膜を形成する過程をベース
領域形成との関連で説明するものである。
体装置の開発が行なわれ、諸領域の形成にセルフ・アク
インメント方式を採ること、ができて甚だ好都合である
が、未解決の問題もまた存在する。それを第１図乃至第
３図を参照、しつつ説明する。 ２ 第１図乃至第５図は厚い絶縁膜を形成する過程をベース
領域形成との関連で説明するものである。
第１図参照
（１） エピタキシャル成長シリコンの高抵抗ｎ型半
導体層１の内部ペース形成予定領域上６：極く薄い二酸
化シリコンｙ！、２及び酸素を遮断する為の窒化シリコ
ン膜３を形成する。
導体層１の内部ペース形成予定領域上６：極く薄い二酸
化シリコンｙ！、２及び酸素を遮断する為の窒化シリコ
ン膜３を形成する。
（２）窒化シリコン膜３をマスクＩニジてｐ全不純物原
子をイオン注入して高濃度のｐ型外部ベース領域４を形
成する。 − 第２図参照 （３）熱酸化法にて半導体層１０表面≦二選択的に厚さ
例えば４０００ Ａ程度の厚い二酸化シリコン絶縁膜５
を形成する。
子をイオン注入して高濃度のｐ型外部ベース領域４を形
成する。 − 第２図参照 （３）熱酸化法にて半導体層１０表面≦二選択的に厚さ
例えば４０００ Ａ程度の厚い二酸化シリコン絶縁膜５
を形成する。
第６図参照
（４）ｐ全不純物原子をイオン注入して低濃度のｐ型内
部ペース領域６を浅く形成する。
部ペース領域６を浅く形成する。
（５） マスクとして使用した窒化シリコン膜３等を
除する。
除する。
このようにして形成される外部ベース゛領域４は゛表面
抵抗を出来る限り低く、そして、内部ペース領域６は高
抵抗で且つ浅くなければならない。また、絶縁ｌＩ５は
低温で形成されなければならない。
抵抗を出来る限り低く、そして、内部ペース領域６は高
抵抗で且つ浅くなければならない。また、絶縁ｌＩ５は
低温で形成されなければならない。
その理由は、高温嘔二すると外部ベース領域４の熱拡散
が大（＝なり、深くなり過ぎて速度が低下したり、横方
些拡がりの為６：高抵抗の内部ペース領域６の形成が不
可能になったりするからである。
が大（＝なり、深くなり過ぎて速度が低下したり、横方
些拡がりの為６：高抵抗の内部ペース領域６の形成が不
可能になったりするからである。
ところが、低温で形成された絶縁膜は耐圧が低く、！頼
性砿二乏しいことは良く知られている。また、温度１＝
は関係ないが、選択酸化に使用したマスクを除去しなけ
ればならない。
性砿二乏しいことは良く知られている。また、温度１＝
は関係ないが、選択酸化に使用したマスクを除去しなけ
ればならない。
従って、前記従来技術は、大規模集積回路装置やリーク
電流が少ないことを必要とする装置を製造するのＣ二は
不向きであって、例えば、バイアス電圧が低いもの或い
はリーク電流を重視しないもの等を作る場合しか適用で
きない。
電流が少ないことを必要とする装置を製造するのＣ二は
不向きであって、例えば、バイアス電圧が低いもの或い
はリーク電流を重視しないもの等を作る場合しか適用で
きない。
本発明は、選択酸化法に依る厚い絶縁膜を形成すること
なく、セルフ・アラインメントで諸領域を形成できるよ
うにして、高耐圧の信頼性大なる半導体装置を容易（＝
製造できるよう（ニするものであり、以下これを詳細Ｃ
；説明する。
なく、セルフ・アラインメントで諸領域を形成できるよ
うにして、高耐圧の信頼性大なる半導体装置を容易（＝
製造できるよう（ニするものであり、以下これを詳細Ｃ
；説明する。
第４図乃至第９図は零発盟の原理を説明する為の工程要
所ζ：於ける半導体装置の要部断面図であり、次ζ；、
これ等の図を参照しつつ説明する。
所ζ：於ける半導体装置の要部断面図であり、次ζ；、
これ等の図を参照しつつ説明する。
第４図参照
（１） Ｅｌ ｍ Ｖ ９コン半導体層２１【；熱酸
化法を適用して厚さ例えば２０００〜５０００［Ｘ）程
度の二酸化シリコン絶縁膜２２を形成する。
化法を適用して厚さ例えば２０００〜５０００［Ｘ）程
度の二酸化シリコン絶縁膜２２を形成する。
（２）例えばフォト・リングラフィ技術（二て、内部ベ
ース領域形成予定部分を覆うフォト・レジスト膜２５を
形成する。
ース領域形成予定部分を覆うフォト・レジスト膜２５を
形成する。
第５図参照
（３） イオン注入法（：て、注入エネルギ４０〜１
００（ＸａＶ）、ドーズ量５ ｘ １０”Ｃ３］ ＜１
）条件でｐ型不純物原子を注入して高濃度の外部ベース
領域２４を形成する。
００（ＸａＶ）、ドーズ量５ ｘ １０”Ｃ３］ ＜１
）条件でｐ型不純物原子を注入して高濃度の外部ベース
領域２４を形成する。
第６ｍ参照
（４） フォト・レジスト膜２ｓを除去することなく
、例えば蒸着法を適用してアルミニワムなどの金属膜２
５を厚さ例えば２０００（Ｘ）に形成する。
、例えば蒸着法を適用してアルミニワムなどの金属膜２
５を厚さ例えば２０００（Ｘ）に形成する。
゛この金属膜２・５はマスクとして使用虜れるので、他
の物質、例えば多結晶シリコン、窒化シリコンなどで代
替しても良い。
の物質、例えば多結晶シリコン、窒化シリコンなどで代
替しても良い。
第７図参照
（５） フォト・レジスト膜２Ｓを溶解除去すること
に依り、その上の金属膜２５も除去し、−バターニング
を行なう。
に依り、その上の金属膜２５も除去し、−バターニング
を行なう。
第８図参照
（６）金属膜２５をマスクとして、化学エツチング法そ
の他適切な技法にて二酸化シリコン・絶縁膜２２のパタ
ーニングを行なう。
の他適切な技法にて二酸化シリコン・絶縁膜２２のパタ
ーニングを行なう。
第９図参照 ゛（７）この後
、金属膜２５を除去し℃から二酸化シリコン絶縁膜２２
をマスクとして内部ペース領域やエミッタ領域を形成す
る。
、金属膜２５を除去し℃から二酸化シリコン絶縁膜２２
をマスクとして内部ペース領域やエミッタ領域を形成す
る。
前記説明した工程を採れば、二酸化シリコン絶縁膜２２
は高温熱酸化１二て形成することができるから、その膜
質は良好であり、しかも、外部ベース領域は高温熱酸化
の影響を全く受けることがなく、また、内部ペース領域
やエミッタ領域は外部ベース領域Ｃ：対してセルフ・ア
ラインメン”ト的（二形成することができる＝伺、第９
図ζ：見られる工程の後、薄い多結晶シリコン膜を形成
してから不純物の導入を行なつ゛て゛も良い。
は高温熱酸化１二て形成することができるから、その膜
質は良好であり、しかも、外部ベース領域は高温熱酸化
の影響を全く受けることがなく、また、内部ペース領域
やエミッタ領域は外部ベース領域Ｃ：対してセルフ・ア
ラインメン”ト的（二形成することができる＝伺、第９
図ζ：見られる工程の後、薄い多結晶シリコン膜を形成
してから不純物の導入を行なつ゛て゛も良い。
次Ｃ：、第１０図乃至第２４図を参照しつつ具体的応用
例Ｃ：ついて′説明゛するｂ尚、これ等の図は、第４図
乃至第９図と同様Ｃ二、工程要所（：メける半導体装置
の要部断面脱゛萌図である。
例Ｃ：ついて′説明゛するｂ尚、これ等の図は、第４図
乃至第９図と同様Ｃ二、工程要所（：メける半導体装置
の要部断面脱゛萌図である。
第１０図参照
（１）ｐ型シリコン半導体基板３゛１１二通惰の技法に
セ？型堀没層６２を選択的Ｃ：珍成する。
セ？型堀没層６２を選択的Ｃ：珍成する。
（２）例えば気相エピタキシャル成長法セてｎ型シリコ
ン半導体＄５５をエピタキシャル成長させる。
ン半導体＄５５をエピタキシャル成長させる。
（３） 化学気相成長法（：で窒化シリコン膜３４を
形成し、と−をフォト・リソグラフィ技術に依りパター
ニングして厚い二酸化シリコン絶縁膜形成予定領域に窓
を形成する。
形成し、と−をフォト・リソグラフィ技術に依りパター
ニングして厚い二酸化シリコン絶縁膜形成予定領域に窓
を形成する。
第１１図参照
（４）温度１０００（”Ｃ〕、時間８０〔分〕程度の熱
酸化を行なって厚さ例えば６０００［Ｘ］程度の二酸化
シリコン［５５を被成する。
酸化を行なって厚さ例えば６０００［Ｘ］程度の二酸化
シリコン［５５を被成する。
第１２図参照
（５）二酸化シリコン膜３５を所謂洗い出し法Ｃ：て一
旦除去してから、改めて、温度１ｏｏｊ’Ｃ℃）、時間
２２０〔分〕程度の熱−イビを行なって厚き１〔μｍ〕
程度の二酸化シリコン絶縁膜３６を形成する。
旦除去してから、改めて、温度１ｏｏｊ’Ｃ℃）、時間
２２０〔分〕程度の熱−イビを行なって厚き１〔μｍ〕
程度の二酸化シリコン絶縁膜３６を形成する。
このような工程を採ると表面を比較的に平坦（：維持で
きる。
きる。
第１３図参照
（６）素子間分離領域形成予定部分に窓を有するフォト
・レジスト膜３７を形成する。
・レジスト膜３７を形成する。
（７） イオン注入法を適用し、加速エネルギ６０（
ＫｅＶ ）、ドーズ量３×１が’（’ｍ−”）の条件で
硼素イオンを打込ん＋−型素子間分離値域５８を形成す
る。 ゛第１４図参照 （８） フォト・レジスト膜３７を除去し、コレクタ
・コンタクト領域形成予定部分に窓を有するフォト°レ
ジスト膜（図示せず）を形成する。
ＫｅＶ ）、ドーズ量３×１が’（’ｍ−”）の条件で
硼素イオンを打込ん＋−型素子間分離値域５８を形成す
る。 ゛第１４図参照 （８） フォト・レジスト膜３７を除去し、コレクタ
・コンタクト領域形成予定部分に窓を有するフォト°レ
ジスト膜（図示せず）を形成する。
（９） イオン注入法を適用し、加速エネルギ１２０
［ＫｅＶ］、Ｆ −１： 量２ Ｘ １０”［ｍ−”Ｉ
）条件テ燐（ｔンを打ち込んでｎ型コレクタ・プンタク
ト領域３９を形成する。 ゛ Ｃ１Ｇ 温度１１００（Ｃ〕、時間３０〔分〕のアニ
ーリングを行なう。
［ＫｅＶ］、Ｆ −１： 量２ Ｘ １０”［ｍ−”Ｉ
）条件テ燐（ｔンを打ち込んでｎ型コレクタ・プンタク
ト領域３９を形成する。 ゛ Ｃ１Ｇ 温度１１００（Ｃ〕、時間３０〔分〕のアニ
ーリングを行なう。
第１５図参照
Ｑカ 窒化シリコン膜３４を除去してから熱酸化法（＝
依り厚さ例えば１０００〔久〕の二酸化シリコン絶縁膜
５５′を形成する。・ 第１６図参照 （６）抵抗層形成用のマスクを用いてイオン注入用レジ
スト・マスク膜４０を形成してからｐ型不純物原子、例
えば硼素イオンを４０（ＫｅＶ］、ｌｘｌ ０”Ｃａｍ
−”］の条件で注入し、−型ベース電極コンタクト領域
４１その他抵抗層を形成する。
依り厚さ例えば１０００〔久〕の二酸化シリコン絶縁膜
５５′を形成する。・ 第１６図参照 （６）抵抗層形成用のマスクを用いてイオン注入用レジ
スト・マスク膜４０を形成してからｐ型不純物原子、例
えば硼素イオンを４０（ＫｅＶ］、ｌｘｌ ０”Ｃａｍ
−”］の条件で注入し、−型ベース電極コンタクト領域
４１その他抵抗層を形成する。
ペース電極コンタクト領域４１の一部は厚い絶縁膜３５
でセルフ・アラインメント的に規制され、他の部分は同
導電型の外部ベース領域Ｉ：接するものである為、マス
クは高精度を必要としない。
でセルフ・アラインメント的に規制され、他の部分は同
導電型の外部ベース領域Ｉ：接するものである為、マス
クは高精度を必要としない。
第１７図参照
（至） レジスト・マスク膜４０を除去してから化学気
相成長法（＝て厚さ約１５ｏｏＣＸ〕の二酸化シリコン
膜を形成する。伺、便宜上、この二酸化シリコン膜も記
１号３５′で表示する。
相成長法（＝て厚さ約１５ｏｏＣＸ〕の二酸化シリコン
膜を形成する。伺、便宜上、この二酸化シリコン膜も記
１号３５′で表示する。
第１８図参照
α◆ 電極窓形成用フォト・マスクを使用してフォト°
レジスト・マスク膜（第１の被膜）４２を形成し、外部
ペース領域形成用のマスクとする。
レジスト・マスク膜（第１の被膜）４２を形成し、外部
ペース領域形成用のマスクとする。
第１９図参照
四 イオン注入法を適用し、ｐ型不純物原子を高鏝度で
注入し、ｐ＋梨型外ベース領域４３を形成する。イオン
注入の条件は、エネルギ８０〜１２０（ＫｅＶ ）、ド
ーズ量２〜５ ｘｌ ０”Ｃｍ−”］である。
注入し、ｐ＋梨型外ベース領域４３を形成する。イオン
注入の条件は、エネルギ８０〜１２０（ＫｅＶ ）、ド
ーズ量２〜５ ｘｌ ０”Ｃｍ−”］である。
第２０図参照
（２）蒸着法１：てアルミニクム膜（第２の被膜）４４
を厚さ例えば２００’ＯｃＸ］ｙｔｉ度！形成する。ア
ルミニワムはクロムなどの金属、多結晶シリコン、窒化
シリコンなど（二代えても良いことは前記した通りであ
る一部。
を厚さ例えば２００’ＯｃＸ］ｙｔｉ度！形成する。ア
ルミニワムはクロムなどの金属、多結晶シリコン、窒化
シリコンなど（二代えても良いことは前記した通りであ
る一部。
第２１図参照
（財） フォト・レジスト・マスク膜４２を一解除去し
、リフト・オフ法に依るアルミニクム膜４４のパターニ
ングを行なう。
、リフト・オフ法に依るアルミニクム膜４４のパターニ
ングを行なう。
第２２図参照
（至）、アルミニワム膜４４をマスクとして二酸化シリ
コン絶縁膜３５′のパターニングを行ない半導体屑３３
の一部を表出する。
コン絶縁膜３５′のパターニングを行ない半導体屑３３
の一部を表出する。
第２５図参照
（至） アルミニワム膜４４を除去してから化学気相成
長法にて厚さ例えば５００〜１ｏｏｏ（：Ｘ）の多結晶
シリコン膜４５を成長させる。
長法にて厚さ例えば５００〜１ｏｏｏ（：Ｘ）の多結晶
シリコン膜４５を成長させる。
第２４図参照
員 内部ペース領域形成予定部分に窓を有するフォト・
レジスト・マスク膜４６を形成する。
レジスト・マスク膜４６を形成する。
０１ イオン注入法Ｉ：て、例えば硼素イオンなドー
ズ量２〜５ Ｘ １０”［♂］程度、注入エネルギ４０
〜６０ ［ＫｅＶ］で注入し、ｐ型内部ペース領域４７
を形成する。
ズ量２〜５ Ｘ １０”［♂］程度、注入エネルギ４０
〜６０ ［ＫｅＶ］で注入し、ｐ型内部ペース領域４７
を形成する。
（２）例えば９００［Ｃ）、ｉＣ分〕程度のアニーリン
グを行なう。
グを行なう。
第２５図参照
（至） イオン注入法ζ二て、例えば砒素イオンを２〜
５×１０１１Ｃａ１１４〕程度のドーズ量で注入し、ｎ
＋型エミッタ領域４８を形成する。
５×１０１１Ｃａ１１４〕程度のドーズ量で注入し、ｎ
＋型エミッタ領域４８を形成する。
伺、この際Ｉｍ、フォト°レジスト・マスク膜、４６を
一旦除去して新たＣニフォト・レジスト膜を形成し、そ
のフォト・レジスト膜は、コレクタ電極コンタクト領域
３９上１＝も窓を有するものとし、エミッタ領域４８の
形成と同時Ｃニコレクタ電極コンタクト領域３９にも再
度ｎ型不純物原子を導入するようにしても良い。
一旦除去して新たＣニフォト・レジスト膜を形成し、そ
のフォト・レジスト膜は、コレクタ電極コンタクト領域
３９上１＝も窓を有するものとし、エミッタ領域４８の
形成と同時Ｃニコレクタ電極コンタクト領域３９にも再
度ｎ型不純物原子を導入するようにしても良い。
第２６図参照 ・：
（ハ） フォト・レジスト・マスク膜３２を除去してか
ら温度例えば９００〜９５０（℃ｌ、時間５０〔分〕程
度のアニーリングを行なう。
ら温度例えば９００〜９５０（℃ｌ、時間５０〔分〕程
度のアニーリングを行なう。
（ハ） この後、例えは、アルミニクム膜を形成し、そ
れをパターニングして電極・配線を形成する。
れをパターニングして電極・配線を形成する。
その際、多結晶シリコン膜４６もパターニングする。
。
。
以上の説明で判るようＣ二、本発明４；依れば、充分な
高温下で半導体基板上Ｃ二良質の熱酸化膜を形成してか
ら、第１の被膜である例えばフォト・レジスト膜を選択
的（：形成し、そして、第２の被膜である例えば金属膜
を全面に形成し、第１の被膜を除去することに依り、第
２の被膜のパターニングを行ない、その第２の被膜をマ
スク（ニして前記熱酸化膜のパターニングを行なって窓
を形成し、その窓から不純物の導入 行なってセルフ・
アクインメント的に領域を形成することができるので、
例えば、バイポーラ半導体装置の内部ペース領域、エミ
ッタ領域を形成するのに好適である。
高温下で半導体基板上Ｃ二良質の熱酸化膜を形成してか
ら、第１の被膜である例えばフォト・レジスト膜を選択
的（：形成し、そして、第２の被膜である例えば金属膜
を全面に形成し、第１の被膜を除去することに依り、第
２の被膜のパターニングを行ない、その第２の被膜をマ
スク（ニして前記熱酸化膜のパターニングを行なって窓
を形成し、その窓から不純物の導入 行なってセルフ・
アクインメント的に領域を形成することができるので、
例えば、バイポーラ半導体装置の内部ペース領域、エミ
ッタ領域を形成するのに好適である。
第１図乃至第３図は従来例を説明する為の半導体装置の
要部断面図、第４図乃至１９図は本発明の詳細な説明す
る為の工程要所に於ける半導体装置の要部断面図、第１
０図乃至第２６図は本発明の具体的応用例を説明する為
の工程要所に於ける半導体装置の要部断面図である。 図に於いて、２１は半導体層、２２は絶縁膜、２３はフ
ォト・レジスト膜、２４は領域、２５は金属膜である。 特許出願人 富士通株式会社 代理人 弁理士玉蟲久五部 （外５名） 第１図 第２図 第３図 札 第４図 第５図 第６図 第７図 第８図 。 第９図 第１０図 ２ 第１図 ２ 第１２図 ６ 第１３図 第１４図 第１５図 第１６図 ６２ 第１７図 １ 第１８図 第１９図 ２ 第２０図 第２２図 ２ 第２３図 Ａ’＋ ２ 第２４図 、４．１１−中−−１ 第２５図 第２６図 −・ ６１
要部断面図、第４図乃至１９図は本発明の詳細な説明す
る為の工程要所に於ける半導体装置の要部断面図、第１
０図乃至第２６図は本発明の具体的応用例を説明する為
の工程要所に於ける半導体装置の要部断面図である。 図に於いて、２１は半導体層、２２は絶縁膜、２３はフ
ォト・レジスト膜、２４は領域、２５は金属膜である。 特許出願人 富士通株式会社 代理人 弁理士玉蟲久五部 （外５名） 第１図 第２図 第３図 札 第４図 第５図 第６図 第７図 第８図 。 第９図 第１０図 ２ 第１図 ２ 第１２図 ６ 第１３図 第１４図 第１５図 第１６図 ６２ 第１７図 １ 第１８図 第１９図 ２ 第２０図 第２２図 ２ 第２３図 Ａ’＋ ２ 第２４図 、４．１１−中−−１ 第２５図 第２６図 −・ ６１
Claims (1)
- 半導体基板上（：＠化膜を形成し、次Ｃ：、その上−二
第１の被膜を選択的ζ二形成し、次６：、全面（二第２
の被膜を形成してから前記第１の被膜を除去することＩ
：依り前記第２の被膜のパターニングを行ない、次（；
、前記パターニングされた第２の被膜をマスクとして前
記酸化膜のパターニングを行なって前記半導体基板表面
の一部を露出させる工程が含まれてなることを物像とす
る半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56145756A JPS5848440A (ja) | 1981-09-16 | 1981-09-16 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56145756A JPS5848440A (ja) | 1981-09-16 | 1981-09-16 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5848440A true JPS5848440A (ja) | 1983-03-22 |
Family
ID=15392423
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56145756A Pending JPS5848440A (ja) | 1981-09-16 | 1981-09-16 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5848440A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02191336A (ja) * | 1989-01-19 | 1990-07-27 | Sanyo Electric Co Ltd | 半導体集積回路およびその製造方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52123880A (en) * | 1976-04-12 | 1977-10-18 | Toshiba Corp | Semiconductor device and is production |
| JPS5368080A (en) * | 1976-11-29 | 1978-06-17 | Fujitsu Ltd | Manufacture of semiconductor device |
| JPS5673447A (en) * | 1979-11-21 | 1981-06-18 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Manufacture of semiconductor device |
-
1981
- 1981-09-16 JP JP56145756A patent/JPS5848440A/ja active Pending
Patent Citations (3)
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| JPS52123880A (en) * | 1976-04-12 | 1977-10-18 | Toshiba Corp | Semiconductor device and is production |
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| JPS5673447A (en) * | 1979-11-21 | 1981-06-18 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Manufacture of semiconductor device |
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| JPH02191336A (ja) * | 1989-01-19 | 1990-07-27 | Sanyo Electric Co Ltd | 半導体集積回路およびその製造方法 |
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