JPH0831606B2 - 大電力用半導体装置 - Google Patents

大電力用半導体装置

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JPH0831606B2
JPH0831606B2 JP2245480A JP24548090A JPH0831606B2 JP H0831606 B2 JPH0831606 B2 JP H0831606B2 JP 2245480 A JP2245480 A JP 2245480A JP 24548090 A JP24548090 A JP 24548090A JP H0831606 B2 JPH0831606 B2 JP H0831606B2
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electrode plate
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Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は、大電力用半導体装置に関する。
（従来の技術） 従来、数十アンペアの大電流のスイッチングを行なう
装置として、大電力用トランジスタ装置がある。なかで
も、高速動作できる大電力用トランジスタ装置として、
IGBT等のMOS複合型素子が形成されたペレットを組み込
んだものがある。以下、この種の装置をIGBT装置と称
す。
第17図は、IGBT装置の、特にペレット近傍の平面パタ
ーンを部分的に示した図である。
同図において、参照符号100は半導体基板を示してお
り、基板100中には図示されないが素子としてIGBTが形
成されている。基板100の表面にはソース電極101が形成
され、ソース電極101はコンタクト孔102を介し基板100
内のソース領域とコンタクトされる。この表面にはゲー
ト電極103も形成され、ゲート取り出し部103はコンタク
ト孔104を介して基板100中のポリシリコンから成るゲー
ト電極にコンタクトされる。カソード電極は図示されな
い裏面に形成される。
従来のIGBT装置は、同図に示すようにソース電極101
及びゲート取り出し部103を外部電極まで導くためにボ
ンディングワイヤ105を用いている。これによって、ペ
レット100に形成された電極101や取り出し部103を外部
電極に電気的に接続できるものである。以下、この種の
装置を本明細書中、ボンディング型装置と称する。
しかし、ボンディング型装置では、ボンディングワイ
ヤによりペレット100と外部電極とを電気的に接続する
ため、次のような問題がある。
先ず第１に、大電流を通電する装置でありながら、ボ
ンディングワイヤ105が電流の主通路となるため、許容
電流値が小さい。又、装置内に何等かの原因により、許
容電流を超えるような過大電流が流れた場合、ボンディ
ングワイヤ105の溶断や、ボンディングワイヤ105が電極
から離脱する等の恐れがある。ボンディングワイヤ105
の溶断や離脱の発生は、大電流を扱う装置において、特
に危険な点である。現在では、例えば別個にヒューズを
設け、ワイヤの溶断／離脱が発生した場合、ヒューズを
溶断して装置を速やかに停止させ、装置爆発等を防止し
ている。
又、ボンディング型装置は、上記のような問題がある
ため、より一層の大電流通電化の実現が困難である。
第２に、大電流をスイッチングするため、発熱する機
会が多く、特に熱疲労に起因したボンディングワイヤ10
5の劣化あるいは破断し易い。即ちワイヤの寿命が短
い。この点は、特に装置の耐用に影響を与える。
第３にボンディングワイヤ105は、ボンディングによ
りアルミニウム等から成る電極101や103等に結合される
ため、製造工程にバラツキがあれば、その接合強度にバ
ラツキが発生する。この点は、特に接合強度が低くなっ
た場合、電極からのワイヤの離脱が起り易くなることを
示唆する。
（発明が解決しようとする課題） 以上発明したように、従来のIGBT等のMOS複合型素子
を内蔵した装置はボンディング型装置であるため、ワイ
ヤ溶断／離脱が発生する恐れがある。ワイヤ溶断／離脱
の発生の確率は、より大きい電流を流そうとすればする
程高まり、より一層の大電流通電化の実現が難しい。
又、その寿命も短かいといった問題があった。
この発明は上記のような点に鑑み為されたもので、そ
の目的は、大電流を通電しても安全であり、しかも長寿
命である、MOS型素子を含む大電力用半導体装置を提供
することにある。
［発明の構成］ （課題を解決するための手段） 上記目的を達成するために、この発明の第１の態様に
係る大電力用半導体装置では、平坦な主表面および裏面
を持つ半導体基板と、前記平坦な主表面上にゲート絶縁
膜を介して形成されたゲート電極を構成する第１の電極
と、前記平坦な主表面に接して形成された第２の電極
と、前記裏面に接して形成された第３の電極と、を少な
くとも有するMOS型素子群を含む半導体ペレットと、前
記第１の電極に圧接されて接続される第１の電極板と、
前記第２の電極に圧接されて接続される第２の電極板
と、前記第３の電極に圧接されて接続される第３の電極
板と、を具備する。そして、前記第２の電極は、前記第
１の電極上を跨ぐ部位を持ち、この跨ぐ部位の前記平坦
な主表面からの高さを、他の部位よりも低くしたことを
特徴としている。
また、この発明の第２の態様に係る大電力用半導体装
置では、主表面および裏面を持つ半導体基板と、前記主
表面上にゲート絶縁膜を介して形成されたゲート電極を
構成する第１の電極、前記主表面に接して形成された第
２の電極、および前記裏面に接して形成された第３の電
極とを少なくとも有する第１のMOS型素子群と、前記主
表面上にゲート絶縁膜を介して形成されたゲート電極を
構成し、前記第１の電極から分離された第４の電極、前
記主表面に接して形成された第５の電極とを少なくとも
有し、前記第３の電極を前記第１のMOS型素子群と共有
する第２のMOS型素子群とを少なくとも含む半導体ペレ
ットと、前記第１、第４の電極に圧接されて接続される
第１の電極板と、前記第２、第５の電極に圧接されて接
続される第２の電極板と、前記第３の電極に圧接されて
接続される第３の電極板とを具備する。そして、前記第
１、第２のMOS型素子群のいずれかの少なくとも一つのM
OS型素子に異常があった場合、この少なくとも一つの異
常なMOS型素子を含むMOS型素子群で共通とされた第１も
しくは第４の電極の一方を前記第１の電極板から電気的
に切り離すことで、前記少なくとも一つの異常なMOS型
素子を含んだMOS型素子群を前記第１の電極板から電気
的に切り離し、正常なMOS型素子群で共通である第１も
しくは第４の電極の他方のみを前記第１の電極板に電気
的に接続させて、正常なMOS型素子群のみを用いて、装
置を動作させることを特徴としている。
上記第１、第２の態様に係る大電力用半導体装置であ
ると、基板上にゲート絶縁膜を介して形成されたゲート
電極を構成する第１の電極と外部端子との接続、もしく
は第１、第４の電極と外部端子との接続を、ワイヤボン
ディングではなく、電極板を用いた圧接板とすることに
より、大電流を通電したときのワイヤの溶断や離脱の恐
れをなくすことができる。よって、大電流を通電しても
安全であり、しかも長寿命であるMOS型素子を含む大電
力用半導体装置を得ることができる。
また、第１の態様に係る大電力用半導体装置では、第
２の電極が第１の電極上を跨ぐ部位を持っており、この
跨ぐ部位の平坦な主表面からの高さを、他の部位よりも
低くしている。
この構成を有することにより、第１の態様に係る大電
力用半導体装置では、特に第２の電極板からの圧力が、
ゲート絶縁膜に直接に加わらなくなり、ゲート絶縁膜の
潰れなどによる破壊、およびゲート絶縁膜の特性の変化
をそれぞれ抑制することができる。よって、MOS型素子
を含む半導体ペレットが、電極板により圧接されても、
その歩留りが落ち難くなる。
また、第２の態様に係る大電力用半導体装置では、第
１、第２のMOS型素子群のいずれかの少なくとも一つのM
OS型素子に異常があった場合、この少なくとも一つの異
常なMOS型素子を含むMOS型素子群で共通とされた第１も
しくは第４の電極の一方を前記第１の電極板から電気的
に切り離すことで、少なくとも一つの異常なMOS型素子
を含んだMOS型素子群を第１の電極板から電気的に切り
離し、正常なMOS型素子群で共通である第１もしくは第
４の電極の他方のみを前記第１の電極板に電気的に接続
させて、正常なMOS型素子群のみを用いて、装置を動作
させている。
MOS型素子を含む半導体ペレットが、電極板により圧
接されると、上記のように、ゲート絶縁膜の破壊などが
起きやすい。大電力用に使われるMOS型素子のゲート電
極は、通常、一つのパターンである。この一つのパター
ン中に、上記ゲート絶縁膜の破壊などが一箇所でも発生
し、例えばゲートの絶縁不良が起きると、装置は正常に
動作しなくなる。
これを、第２の態様に係る発明では、第１、第２のMO
S型素子群で第１、第４の電極に分離し、いずれかの電
極に接続されたMOS型素子が一つでも異常を起こしたと
き、異常なMOS型素子が接続されている電極を、前記第
１の電極板から電気的に切り離す。これにより、異常な
MOS型素子を一つでも含むMOS型素子群が動作しないよう
になり、正常なMOS型素子群のみで、装置が動作するよ
うになる。これにより、半導体ペレットに、ゲートに不
良が発生しても、装置を救済することができる。よっ
て、MOS型素子を含む半導体ペレットが、電極板により
圧接されても、その歩留りが落ち難くなる。
さらに、MOS型素子群の中から、異常なMOS型素子が動
作しないように、異常なMOS型素子一つ一つから、電気
的な接続を取り除くのではなく、MOS型素子群を、第
１、第２の群に分け、異常なMOS型素子を含んだ群か
ら、電気的な接続を取り除く。このため、装置の救済工
程を簡略化することができる。
（実施例） 以下、図面を参照してこの発明を実施例により説明す
る。
第１図は第１の実施例に係わる大電力用半導体装置、
IGBT装置の概略的な断面図である。
同図に示すように、半導体基板10には能動素子として
IGBTが形成されている。その構造について説明すると、
基板10の裏面からｐ型アノード領域12が形成され、アノ
ード領域12上にはｎ型コレクタ領域14が形成されてい
る。コレクタ領域14内には、基板10の表面に達するｐ+
型ボディ領域16,16′、ｐ+型ガードリング18が形成され
ている。ボディ領域16′内には、ベースとして機能する
ｐ型ベース領域20が設けられる。ベース領域20内には、
ｎ+型ソース領域22が形成されている。又、基板10の周
縁には、ｎ+型チャンネルストッパ24が形成されてい
る。基板10の表面上方には、ソース領域22からコレクタ
領域14に跨がるように設けられた、例えばポリシリコン
から成るゲート電極28が形成されている。このゲート電
極28は、絶縁膜26及びゲート絶縁膜26′によって基板10
と絶縁されている。又、絶縁膜26は、その膜厚がゲート
絶縁膜26′より厚く設定され、ゲート電極28からの電界
効果の影響を受けないように例えば配慮される。ゲート
絶縁膜26′は、その膜厚が絶縁膜26より薄く設定され、
ゲート電極28からの電界効果により、ベース領域20の表
面領域にチャネルを形成できるようになっている。ゲー
ト電極28の表面は層間絶縁膜30により覆われており、他
の導体層と電気的に絶縁されている。層間絶縁膜30には
絶縁膜26上のゲート電極28に対応した開口部が設けられ
ており、この開口部を介して、例えばアルミニウムから
成るゲート配線32がゲート電極28に電気的に接続されて
いる。又、層間絶縁膜30にはボディ領域16,16′、ソー
ス領域22に通じる開口部も設けられており、この開口部
を介して、例えばアルミニウムからなるソース電極34が
これら領域16、16′、22に電気的に接続されている。そ
の他の電極としては、基板10の能動領域の端部におい
て、ボディ領域16と電気的に接続され、例えばアルミニ
ウムから成るフィールドプレート電極36、基板10の周縁
部に存在するチャンネルストッパ24と電気的に接続さ
れ、例えばアルミニウムから成る等価電位電極38が、そ
れぞれ装置の信頼性を維持あるいは向上させるために設
けられている。基板10の裏面にはアノード領域12と電気
的に接続され、例えばアルミニウムから成るアノード電
極40が形成されている。さらに、この実施例では導体層
42がソース電極34の上に導体層42が積み増されている。
導体層42はソース電極34と一体化されており、導体層42
もソース電極を構成する。導体層42の具体的な構成材料
はアルミニウムである。このアルミニウムは、例えばゲ
ート配線32、フィールドプレート電極36、等価電位電極
38等と同じものである。導体層42にはソース圧接用電極
板44が圧力Ｐにより圧接され、電気的に導通される。
又、ソース圧接用電極板44には開口部46が設けられてお
り、開口部46を介してペレットのほぼ中央でゲート圧接
用電極板48がゲート取り出し部32Aに圧接されることに
より接続されている。参照符号50はゲート圧接用電極板
48とソース圧接用電極板44とが短絡しないようするため
の絶縁物で、通常、ポリフッ化エチレン系樹脂で構成さ
れるものである。又、アノード電極40にはアノード圧接
用電極板52が圧接され、電気的に導通される。以下、こ
の種の装置を本明細書中、圧接型装置と称する。
上記構成の圧接型装置では、導体層42がソース電極34
の上に積み増されている。これにより、ソース電極34の
基板10主表面からの高さが、ゲート配線32、フィールド
プレート電極36、等価電位電極38の高さと異なるように
なる。このように、ソース電極34の高さとゲート配線32
等の高さとをそれぞれ違えることにより、基板10の表面
に配設されたゲート配線32に接触すること無く、ソース
圧接用電極板44をソース電極34に圧接できる。
又、基板10の主表面から上方に設けられる電極に高低
差が付けられることにより、基板10の主表面が平坦なま
ま圧接型装置に適したペレットを得ることができる。例
えば従来の圧接型装置に適したペレットといえば、基板
の主表面に溝を掘ることによって電極に高低差をつけた
所謂“メサ型”ペレットである。しかし、メサ型ペレッ
トは基板の主表面に傷をつける、即ち溝を掘るので、例
えば溝深さのバラツキに起因した耐圧劣化や通電電流の
局部的偏在等を招き、素子の信頼性、特性の均一化等が
難しい。その点、この実施例では、基板の主表面から上
方に設けられた電極自体に高低差を付けるので、基板の
主表面に傷をつけることはなく、信頼性が高く、特性の
均一化等を図り易い圧接型に適したペレットを得ること
ができる。
又、ペレット10の表面に配設されたゲート配線32、フ
ィールドプレート電極36、等価電位電極38の表面が、例
えばポリイミド系樹脂による絶縁物54により覆われてい
る。このようにゲート配線32等を絶縁物54で覆うことに
より、各電極板44、48、52に圧力Ｐを加えた際、例えば
導体層42が潰れてゲート配線32等の近くにせり出して
も、導体層42とゲート配線32等との短絡を防止できる。
尚、ゲート取り出し部32Aでは絶縁物54が除去されてお
り、ゲート圧接用電極板48との電気的導通は可能となっ
ている。
又、この実施例では、ソース電極34が幾つかに分割さ
れ、これら分割されたソース電極34の間を縫うようにゲ
ート配線32が基板10の主表面を全体的に網羅するように
配設されている。そして、ゲート配線32は基板10の主表
面を網羅するように配設されるとともにゲート電極28に
接続されている。このようにすれば、ポリシリコンから
成り抵抗が大きいゲート電極28を、アルミニウム等から
成り抵抗が小さいゲート配線32によってシャントでき
る。従って、基板10に設けられたゲート電極28の抵抗が
小さくなり、素早くペレット全体にゲート信号を伝達で
き、装置の動作をより高速化することも可能である。
以上のように、上記実施例によれば、IGBTを圧接型装
置に組み込むことにより、大電流を通電しても高い安全
性が得られるとともに装置寿命の延命を達成することが
できる。
次に、上記実施例に係わるIGBT装置の製造方法につい
て第１図及び第２図（ａ）乃至（ｄ）を参照して説明す
る。第２図（ａ）乃至（ｄ）は、上記IGBT装置の特にペ
レット近傍の平面パターンを部分的に示した図である。
尚、第２図（ａ）乃至（ｄ）のＡ−Ａ′線は、第１図と
対応した断面が得られる箇所を示す。又、第１図と同一
の部分には同一の参照符号を付す。
先ず、比抵抗0.01〜0.02Ω・cm、厚さ450μｍ程度の
ｐ型基板（12に相当）に、例えば1000V耐圧クラスであ
れば、60〜80Ω・cm、厚さ90〜100μｍ程度のｎ型エピ
タキシャル層（14に相当）を形成する。次いで、厚さ約
1.5μｍの図示せぬ酸化膜を形成する。次いで、写蝕刻
技術を用いて、図示せぬ酸化膜を選択的に除去する。次
いで、図示せぬ酸化膜をマスクに、例えばボロンを加速
電圧35KeV、ドーズ量２×1015cm-2等の条件でイオン注
入し、温度1200℃、約12時間の熱拡散を行ない、ｐ+型
ボディ領域16、16′、ｐ+型ガードリング18をそれぞれ
形成する。次いで、酸化膜26を形成し、写真蝕刻技術を
用いて酸化膜26を選択的に除去する。次いで、除去され
た領域に厚さ1000Åの酸化膜26′を形成する。次いで、
厚さ5000Å程度のポリシリコンを形成し、写真蝕刻技術
によりゲート電極28にパターニングする。参照符号60
は、パターニングによりポリシリコンが除去された箇所
を示している。次いで、写真蝕刻技術を用いて図示せぬ
レジストパターンを形成し、このパターンをマスクに、
例えばポロンを加速電圧60KeV、ドーズ量1.1×1014cm-2
等の条件でイオン注入する。次いで、レジストを剥が
し、次いで、温度1100℃、約10時間の熱拡散を行いｐ型
ベース領域20を形成する。次いで、再度、写真蝕刻技術
を用いて図示せぬレジストパターンを形成し、このパタ
ーンをマスクに、例えばボロンを加速電圧35KeV、ドー
ズ量１×1015cm-2等の条件でイオン注入する。次いで、
レジストを剥がし、次いで、温度1100℃、約90分間の熱
拡散を行ない、ｐ+型ボディ領域16′のうち、電極がコ
ンタクトされる部分をやや高不純物濃度化する（第１
図、第２図（ａ））。
次いで、装置の全面に酸化膜を形成し、写真蝕刻技術
を用いてペレット10の周縁部にチャネルストッパ24を形
成する。次いで、写真蝕刻技術を用いて図示せぬレジス
トパターンを形成し、このパターンをマスクに、例えば
ヒ素を加速電圧40KeV、ドーズ量２×2015cm-2等の条件
でイオン注入する。次いで、レジストを剥がし、次い
で、温度1000℃、約20分間の熱拡散を行ない、ｎ+型ソ
ース領域22を形成する。このとき、チャネルストッパ24
及びポリシリコンからなるゲート電極28にもヒ素が、例
えば導入される。次いで、例えばCVD法を用いて装置の
全面に、酸化膜、BPSG膜、PSG膜等からなる層間絶縁膜3
0を、約1.5μｍ程度形成し、この後、塩化ホスホリル
（POCl3）を蒸発源としたリンゲッタ処理を行なう。次
いで、写真蝕刻技術を用いて、ソースコンタクト孔62を
形成する。次いで、例えばスパッタ法を用いて装置の全
面に、第１層アルミニウム層を形成する。次いで、写真
蝕刻技術を用いて第１層アルミニウム層をソース電極34
の形状にパターニングする（第１図、第２図（ｂ））。
次いで、写真蝕刻技術を用いて、層間絶縁膜30にゲー
ト電極28に通じる開口部62を形成する。次いで、例えば
スパッタ法を用いて装置の全面に、第２層アルミニウム
層を形成する。次いで、写真蝕刻技術を用いて第２層ア
ルミニウム層をゲート配線32、フィールドプレート電極
36、等価電位電極38の形状にパターニングする。この
時、第２層アルミニウムをソース電極34上に残し、導体
層42を形成する（第１図、第２図（ｃ））。
次いで、例えばポリイミド等の絶縁物54を装置の全面
に塗布する。次いで、塗布された絶縁物54をベーキング
する。次いで、ソース電極34上方、及びゲート取り出し
部32A上方に存在する絶縁物50を、写真蝕刻技術を用い
て選択的に除去する。次いで、基板裏面を、約50μｍ程
度ラッピングし、裏面にアルミニウムを約10μｍ程度形
成し、アノード電極40を形成する。
以上のような工程の後、例えばウェーハのカッティン
グを行なう。カッティング例としては、例えば径100mm
のウェーハであれば、径33mmのペレット（ＩF300A）を
４つ配置でき、１枚のウェーハを４つのペレットにカッ
ティングする。次いで、カッティングすることにより得
られたペレットを、図示せぬ圧接型パッケージに収め、
電極板44、48及び52を対応する電極にそれぞれ圧接させ
ることにより上記実施例に係わるIGBT装置が完成する
（第１図、第２図（ｄ））。
この発明ではペレットの形状を如何なる形状としても
良い。例えばペレットの形状を四角としても円形として
も良い。圧接型装置には、従来から大型GTO等がある。
この種の大型GTOではペレットが円形であり、円形のペ
レットを収容する圧接型パッケージは既知のものであ
る。そこで、第１の実施例で説明したペレットの形状を
円形とし、現用のGTO用圧接型パッケージに収容すれ
ば、この発明のために特殊な圧接型パッケージを製作す
る必要がない。
第３図は第１の実施例で説明したペレットを円形とし
た場合を概略的に示したパターン平面図である。尚、同
図はポリシリコンからなるゲート電極を形成した時の状
態を示している。同図において、第１図と同一の部分に
は同一の参照符号を付す。
同図に示すように、例えばポリシリコンから成るゲー
ト電極28が基板10に形成されている。ゲート電極28に
は、基板10内に形成された図示されないソース領域等に
通じる開口部60が複数形成されている。参照符号64の領
域はゲート圧接用電極板が圧接される領域を示してい
る。参照符号66の領域はガードリング等が形成されるペ
レット周縁部を示している。
尚、図示しないがゲート電極28の上には、これのパタ
ーンに対応したゲート配線が形成される。
このようにIGBTを形成したペレットを円形とすれば、
圧接型パッケージに現用の大型GTO用圧接型パッケージ
を利用でき、特殊な圧接型パッケージを新たに製作する
必要もなく、装置の低価格化を実現できる。
次に、この発明に係わる圧接型のIGBT装置と、従来の
ボンディング型のIGBT装置とのTFT（Thermal Fatique T
est:熱疲労テスト）の結果について説明する。
第４図はTFTの結果（破壊した装置の分布状況）を示
す図である。
今回のTFTの条件は、ペレットとパッケージとの温度
差を90℃（ペレット35℃、パッケージ125℃）とし、正
弦半波電流を通電して温度を上昇させてから空冷した。
このような温度上昇〜冷却を１サイクルとし、何サイク
ルで装置が破壊するかを調べたものである。
同図において、参照符号Ａは破壊したボンディング型
のIGBT装置の分布を示し、参照符号Ｂは破壊した圧接型
のIGBT装置の分布を示している。同図に示すように、ボ
ンディング型のIGBT装置は１万サイクル前後で破壊した
ものが多いが、圧接型のIGBT装置は、ほとんどのものが
５万サイクル以上まで破壊しなかった。この結果から、
この発明に係わる圧接型のIGBT装置は寿命が長いことが
判明した。
第５図は第２の実施例に係わるIGBT装置に用いるペレ
ットのパターン平面図である。第５図において、第３図
と同一の部分については同一の参照符号を付し異なる部
分についてのみ説明する。
同図に示すように、ゲート電極が複数の島281〜2816
に分割されている。このように、ゲート電極を複数の島
281〜2816に分割すると、ペレットの歩留りを向上させ
られる。参照符号28Aはゲート圧接用電極板を圧接する
際、圧接される部分を平坦とし、ゲート取り出し部に対
して過大な圧力がかからないようにするための補強部材
である。補強部材28Aは、例えば島281〜2816と同じポリ
シリコンで構成されるが、格別に電極として機能するも
のではない。
尚、図示はしないが、島281〜2816の上には、これら
にそれぞれ対応した形状のゲート配線が形成される。
又、補強部材28Aの上にも、これに対応した形状の補強
用のアルミニウムが残される。
例えば第３図に示されるゲート電極は一枚のポリシリ
コンのプレートから成るものである。この場合、ゲート
電極のどこかで、例えばゲート〜ソース間の耐圧不良が
一箇所でも発生すると、そのペレットは不良品となって
しまう。そこで、第５図に示すように、ゲート電極を複
数の島に分割する。複数の島に分割すれば、どこかの島
で耐圧不良が生じたとしても、その他の島は正常である
ことから、正常な島のみを用いてIGBTを活性なものとで
きる。
例えば直径50mmのペレットを例にとれば、第３図に示
すペレットはソース領域に対応したゲート電極の面積が
大体1600mm2となり、かなりの確率で耐圧不良、例えば
ゲート〜ソース間リーク電流が顕著に大きいものが生産
される。しかし、第５図に示すペレットでは、例えばゲ
ート電極パターンを16個の島に分割するので、ソース領
域に対応した島の面積を約100mm2とできる。これぐらい
の面積であると、耐圧不良の箇所が起こる確率はかなり
低い。そればかりか、上述したように耐圧不良を起こし
た島があったとしても、この島を使用しないで、その他
の正常な島でIGBTを活性とできるのでペレットは不良品
とはならず、歩留りが向上する。
第６図は、第５図に示した島の一つを抽出して示した
図である。
同図に示すように、島28nには、基板内に形成されて
いる図示せぬソース領域に通じる開口部60が形成されて
いる。島28nは、開口部60が形成されている部分と、ゲ
ート圧接用電極板が圧接されている箇所70と、これらを
電気的につなぐゲート接続部72とから構成される。
次に、第５図に示したペレットの具体的な取り扱い方
法について説明する。
上記ペレットでは、ウェーハ工程終了後の検査工程
時、分割された島毎にゲート〜ソース間リーク電流を各
々測定する。この測定は、例えばウェーハプローバ等を
用いて行う。即ち、ペレットの表面に露呈しているソー
ス電極及びゲート電極にプローブを当て、所定の検査信
号をソース電極及びゲート電極に供給し、ゲート〜ソー
ス間リーク電流の有無を判定する。
もし、ある島にゲート〜ソース間リーク電流が有ると
判定されたならば、その島のみにゲート〜ソース間に過
大電圧を印加し、ゲート〜ソース間の絶縁を破り、両者
を完全にショートさせてしまう。さらに、その島のゲー
ト接続部（第６図参照符号72）を切断する。このような
操作を施すことにより、耐圧不良があった島をペレット
から電気的に切り離してしまう。ゲート接続部の切断の
方法としては、先ず、接続部に対応した領域上のアルミ
ニウムから成るゲート配線をエッチングあるいは削る。
次いで、露出した接続部を構成するポリシリコンをエッ
チングすれば良い。
第７図は、耐圧不良がある島をペレット上から電気的
に切り離した状態を示すパターン平面図である。同図に
おいて第５図と同一の部分には同一の参照符号を付し、
異なる部分についてのみ説明する。
同図に示すように、例えば島284の参照符号74に示さ
れる箇所が不良を起こしたと仮定し、島284が耐圧不良
と判定されたものとする。参照符号76に示すように、接
続部が切断され、島284は電気的にペレットから切り離
されている。圧接用パッケージには不良である島284を
電気的に切り離したままのペレットが収容される。
第８図（ａ）及び（ｂ）は、第２の実施例の変形例に
係わるIGBT装置に用いるペレットのパターン平面図であ
る。第５図において、第３図と同一の部分については同
一の参照符号を付し異なる部分についてのみ説明する。
同図（ａ）に示すように、この変形例は島281〜2816
のパターンを改良し、圧接される領域64まで延在させな
いようにしたものである。ゲート電位の供給は、同図
（ｂ）に示すようにゲート配線321〜3216を圧接される
領域64まで延在させ、これらに対しゲート圧接用電極板
を圧接することによりゲート電位を島281〜2816にそれ
ぞれ伝えるようにする。不良な島の切り離しを行うには
ゲート取り出し部321Ａ〜3216Ａと島281〜2816との間の
ゲート配線321〜3216を切断すれば良い。
次に、第３の実施例に係わるIGBT装置について説明す
る。
第９図は第１の実施例に係わるIGBT装置のペレット近
傍を概略的に示した断面図である。第９図において、第
１図と同一の部分については同一の参照符号を付す。
同図に示すように、第１の実施例では、第１層目のア
ルミニウムでソース電極34を形成し、次いで、第２層目
のアルミニウムで上記ソース電極34上に導体層42を積み
増すとともに、図示されぬゲート配線等を形成する。
しかし、上記方法であると、ソース電極34のうち、ゲ
ート電極28上方に位置する部分がソース領域22に接触す
る部分よりその高さが高くなる。このままであると、ソ
ース圧接用電極板44は、ソース電極34のうち、突出して
いるゲート電極28上方の部分のみ圧接されるようにな
り、ゲート絶縁膜26′に多大な圧力がかかってしまう。
ゲート絶縁膜26′に圧力がかかると絶縁膜の破壊や絶縁
膜中の界面電荷密度の変動を起こし易くなり、歩留りが
低下するとともにゲート絶縁膜26′の信頼性の低下を招
く。
第10図は第３の実施例に係わるIGBT装置のペレット近
傍を概略的に示した断面図である。第10図において、第
１図と同一の部分については同一の参照符号を付し異な
る部分についてのみ説明する。
同図に示すように、第３の実施例では、圧接の際、ゲ
ート絶縁膜に直接に圧力が加わってしまうと云った点に
鑑み、ゲート電極28上方のソース電極34の高さを、その
他の部分より低くしたものである。具体的には、ソース
領域22等に通じる開口部内に、部分的に第１層目アルミ
ニウム34Aを残す。これら部分的に残された第１層目ア
ルミニウム34Aの基板10の主表面からの高さは、例えば
層間絶縁膜30より高くする。そして、第２層目アルミニ
ウム42で、部分的に残された第１層目アルミニウム34A
をソース電極として機能できるように互いに接続する。
これにより、圧接の際の圧力が直接にゲート絶縁膜26′
にかからなくなり、ゲート絶縁膜26′の信頼性の低下を
防止できる。そして、素子の特性等も良好に維持できる
とともに、ゲート絶縁膜の破壊も少なくなり、この発明
に係わるIGBT装置を歩留り良く生産できる。
尚、参照符号20Aは、第１図では示さなかったが、ベ
ース領域におけるソース電極コンタクトのための高濃度
部分である。
第11図は第４の実施例に係わるIGBT装置のペレット近
傍を概略的に示した断面図である。第11図において、第
１図と同一の部分については同一の参照符号を付し異な
る部分についてのみ説明する。
同図に示すように、第４の実施例では、部分的に残さ
れる第１層目アルミニウム34Aの主表面からの高さを、
層間絶縁膜30の高さとほぼ同じとしたものである。例え
ばこのような方法により、ソース電極を平坦化しても、
ゲート絶縁膜26′に直接加わる圧力を分散でき、第３の
実施例と同様な効果が得られるものである。
第12図は第５の実施例に係わるIGBT装置のペレット近
傍を概略的に示した断面図である。第12図において、第
１図と同一の部分については同一の参照符号を付し異な
る部分についてのみ説明する。
同図に示すように、第５の実施例では、第１層目のア
ルミニウムから成るソース電極34のうち、ゲート電極28
に対応した部分の高さを、選択的に低くしたものであ
る。このようにしても、ゲート絶縁膜26′に加わる圧力
を軽減でき、第３の実施例と同様な効果が得られるもの
である。
次に、第３〜第５の実施例で用いたペレットの製造方
法について説明する。
第13図（ａ）乃至第13図（ｄ）は、第１の製造方法を
工程順に示した断面図である。第13図（ａ）乃至第13図
（ｄ）において、第１図と同一の部分には同一の参照符
号を付す。
同図（ａ）に示すように、基板10内にボディ領域1
6′、ベース領域20、ソース領域22等を形成し、基板10
の主表面上にゲート絶縁膜26′、ゲート電極28、層間絶
縁膜30等を形成した後、ソース領域22等に通じる開口部
62を層間絶縁膜30に形成する。
次に、同図（ｂ）に示すように、装置の全面に、例え
ばスパッタ法を用いて第１層目のアルミニウム34Aを形
成する。
次に、同図（ｃ）に示すように、ホトレジストを塗布
し、写真蝕刻技術を用いて、例えば開口部62に対応した
レジストパターン80を形成する。次いで、パターン80を
マスクに、第１層目のアルミニウム34Aの一部を選択的
に除去する。
次に、同図（ｄ）に示すように、装置の全面に、例え
ばスパッタ法を用いて第２層目のアルミニウムを形成
し、写真蝕刻技術を用いて、例えば図示せぬゲート配
線、及びソース電極に対応した導体層42のパターンにパ
ターニングする。
上記の方法によれば、第10図に示したペレットを製造
できる。又、開口部62内において、第１層目のアルミニ
ウム34Aの膜厚を、層間絶縁膜30の高さと同じ程度とす
れば、第11図に示したペレットを製造できる。
第14図（ａ）乃至第14図（ｄ）は、第２の製造方法を
工程順に示した断面図である。第14図（ａ）乃至第14図
（ｄ）において、第１図と同一の部分には同一の参照符
号を付す。
同図（ａ）に示すように、第13図（ａ）の工程と同様
にしてソース領域22等に通じる開口部62を層間絶縁膜30
に形成する。
次に、同図（ｂ）に示すように、ホトレジストを塗布
し、写真蝕刻技術を用いて、例えばゲート電極28に対応
した、例えば逆テーパ状のレジストパターン84を形成す
る。次いで、装置の全面に、例えばスパッタ法を用いて
第１層目のアルミニウム34Aを形成する。この時、アル
ミニウム34Aは、パターン84の開口部62Aで分離される。
次に、同図（ｃ）に示すように、レジストパターン84
を、これの上にのっているアルミニウム34Aとともに剥
がし、開口部62の部分のみにアルミニウム34Aを部分的
に残す（リフトオフ技術）。
次に、同図（ｄ）に示すように、装置の全面に、例え
ばスパッタ法を用いて第２層目のアルミニウムを形成
し、写真蝕刻技術を用いて、例えば図示せぬゲート配
線、及びソース電極に対応した導体層42のパターンにパ
ターニングする。
上記の方法によれば、第10図に示したペレットを製造
できるとともに、第１の方法同様、開口部62内におい
て、第１層目のアルミニウム34Aの膜厚を、層間絶縁膜3
0の高さと同じ程度とすれば、第11図に示したペレット
をも製造できる。
第15図（ａ）乃至第15図（ｄ）は、第３の製造方法を
工程順に示した断面図である。第15図（ａ）乃至第15図
（ｄ）において、第１図と同一の部分には同一の参照符
号を付す。
同図（ａ）に示すように、第13図（ａ）の工程と同様
にしてソース領域22等に通じる開口部62を層間絶縁膜30
に形成する。この時、開口部62の形成の際に使用したホ
トレジストパターン86を残しておく。
次に、同図（ｂ）に示すように、装置の全面に、例え
ばスパッタ法を用いて第１層目のアルミニウム34Aを形
成する。この時、アルミニウム34Aは、パターン86の開
口部62Aで分離される。
次に、同図（ｃ）に示すように、レジストパターン86
を、これの上にのっているアルミニウム34Aとともに剥
がし、開口部62の部分のみにアルミニウム34Aを部分的
に残す（リフトオフ技術）。
次に、同図（ｄ）に示すように、装置の全面に、例え
ばスパッタ法を用いて第２層目のアルミニウムを形成
し、写真蝕刻技術を用いて、例えば図示せぬゲート配
線、及びソース電極に対応した導体層42のパターンにパ
ターニングする。
上記の方法によっても、第10図に示したペレット、第
11図に示したペレットを製造できる。
又、第３の方法で、第15図（ａ）及び第15図（ｂ）に
示されるレジストパターン86を、当初から逆テーパ状と
すれば同図（ｃ）の工程でリフトオフし易くできる。こ
の場合には開口部62を、逆テーパ状のパターン86をマス
クとして形成される。
第16図（ａ）乃至第16図（ｃ）は、第４の製造方法を
工程順に示した断面図である。第16図（ａ）乃至第16図
（ｃ）において、第１図と同一の部分には同一の参照符
号を付す。
同図（ａ）に示すように、第13図（ｂ）に示した工程
と同様に、装置の全面に、例えばスパッタ法を用いて第
１層目のアルミニウム34Aを形成する。
次に、同図（ｂ）に示すように、ホトレジストを塗布
し、写真蝕刻技術を用いて、例えば開口部62に対応した
レジストパターン88を形成する。次いで、パターン88を
マスクに、第１層目のアルミニウム34Aの一部を選択的
にエッチングし、その膜厚を減少させる。
次に、同図（ｃ）に示すように、パターン88を剥離す
る。
上記の方法によれば、第12図に示したペレットを製造
できる。
尚、この発明は上記実施例に限られることは無く、種
々の変更が可能である。例えば上記実施例では、ペレッ
トに形成する素子はIGBTとしたが、例えばMOSサイリス
タ、MOSGTO、パワーMOSFET等としても良い。
さらに、平坦な基板主表面を持ちながら、主表面上方
に形成される電極に高低差を付けることにより圧接型に
適したペレットを得られる点を考えれば、バイポーラト
ランジスタ、サイリスタ、GTO等のベース電流注入によ
り制御される素子としても良い。この場合には、基板主
表面に傷を付けないで圧接型に適したペレットとできる
ので、耐圧劣化、素子特性のバラツキ、通電電流の局部
的偏在等が無く、特性が極めて良好な素子をペレット内
に得ることができる。
その他、この発明の主旨を逸脱しない範囲で種々変更
できることは勿論である。
［発明の効果］ 以上説明したように、この発明によれば大電流を通電
しても安全であるとともに長寿命である、MOS型素子を
含む大電力用半導体装置を提供できる。
【図面の簡単な説明】
第１図は第１の実施例に係わるIGBT装置の概略的な断面
図、第２図（ａ）乃至（ｄ）は第１の実施例に係わるIG
BT装置のペレット近傍を製造工程順に示した平面図、第
３図は第１の実施例に係わるIGBT装置のペレットを円形
とした場合のパターン平面図、第４図はTFTの結果を示
す図、第５図は第２の実施例に係わるIGBT装置に用いる
ペレットのパターン平面図、第６図は第５図に示した島
の一つを抽出して示した図、第７図は耐圧不良がある島
を切り離した場合のパターン平面図、第８図（ａ）及び
（ｂ）は、第２の実施例の変形例に係わるIGBT装置に用
いるペレットのパターン平面図、第９図は第１の実施例
に係わるIGBT装置のペレット近傍を概略的に示した断面
図、第10図は第３の実施例に係わるIGBT装置のペレット
近傍を概略的に示した断面図、第11図は第４の実施例に
係わるIGBT装置のペレット近傍を概略的に示した断面
図、第12図は第５の実施例に係わるIGBT装置のペレット
近傍を概略的に示した断面図、第13図（ａ）乃至第13図
（ｄ）は第１の製造方法を工程順に示した断面図、第14
図（ａ）乃至第14図（ｄ）は第２の製造方法を工程順に
示した断面図、第15図（ａ）乃至第15図（ｄ）は第３の
製造方法を工程順に示した断面図、第16図（ａ）乃至第
16図（ｃ）は第４の製造方法を工程順に示した断面図、
第17図は従来のIGBT装置のペレット近傍を概略的に示し
た平面図である。 10……半導体基板、12……アノード領域、14……コレク
タ領域、20……ベース領域、22……ソース領域、28……
ゲート電極、281〜2816……島、32……ゲート配線、34
……ソース電極、42……導体層、44……ソース圧接用電
極板、48……ゲート圧接用電極板、54……絶縁物。
フロントページの続き (56)参考文献 特開 昭58−71656（ＪＰ，Ａ) 特開 平１−238067（ＪＰ，Ａ) 特開 昭56−131955（ＪＰ，Ａ) 特開 昭62−104079（ＪＰ，Ａ)

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】平坦な主表面および裏面を持つ半導体基板
    と、前記平坦な主表面上にゲート絶縁膜を介して形成さ
    れたゲート電極を構成する第１の電極と、前記平坦な主
    表面に接して形成された第２の電極と、前記裏面に接し
    て形成された第３の電極と、を少なくとも有するMOS型
    素子群を含む半導体ペレットと、 前記第１の電極に圧接されて接続される第１の電極板
    と、 前記第２の電極に圧接されて接続される第２の電極板
    と、 前記第３の電極に圧接されて接続される第３の電極板
    と、 を具備し、 前記第２の電極は、前記第１の電極上を跨ぐ部位を持
    ち、この跨ぐ部位の前記平坦な主表面からの高さを、他
    の部位よりも低くしたことを特徴とする大電力用半導体
    装置。
  2. 【請求項２】平坦な主表面および裏面を持つ半導体基板
    と、前記基板の裏面に形成された第１導電型のアノード
    領域と、このアノード領域に接して前記基板内に形成さ
    れた第２導電型のコレクタ領域と、このコレクタ領域内
    に形成され、前記平坦な主表面に露出する少なくとも２
    つの第１導電型の第１、第２のベース領域と、前記第１
    のベース領域内に形成され、前記平坦な主表面に露出す
    る第２導電型の第１のソース領域と、前記第２のベース
    領域内に形成され、前記平坦な主表面に露出する第２導
    電型の第２のソース領域と、少なくとも前記第１のソー
    ス領域と前記コレクタ領域との間の前記第１のベース領
    域の前記主表面への露出面上、および前記第２のソース
    領域と前記コレクタ領域との間の前記第２のベース領域
    の前記平坦な主表面への露出面上それぞれにゲート絶縁
    膜を介して形成される部位を持つゲート電極と、前記第
    １のソース領域および前記第１のベース領域の前記平坦
    な主表面への露出面、並びに前記第２のソース領域およ
    び前記第２のベース領域の前記平坦な主表面への露出面
    に接して形成されたソース電極と、前記アノード領域に
    接して形成されたアノード電極とを有する絶縁ゲート型
    バイポーラトランジスタ群を含む半導体ペレットと、 前記ゲート電極に圧接されて接続される第１の電極板
    と、 前記ソース電極に圧接されて接続される第２の電極板
    と、 前記アノード電極に圧接されて接続される第３の電極板
    と、 を具備し、 前記ソース電極は、前記ゲート電極上を跨ぐ部位を持
    ち、この跨ぐ部位の前記平坦な主表面からの高さを、他
    の部位よりも低くしたことを特徴とする大電力用半導体
    装置。
  3. 【請求項３】前記ソース電極の、前記第１のソース領域
    および前記第１のベース領域の上方、並びに前記第２の
    ソース領域および前記第２のベース領域の上方がそれぞ
    れ突出していることを特徴とする請求項（２）に記載の
    大電力用半導体装置。
  4. 【請求項４】主表面および裏面を持つ半導体基板と、前
    記主表面上にゲート絶縁膜を介して形成されたゲート電
    極を構成する第１の電極、前記主表面に接して形成され
    た第２の電極、および前記裏面に接して形成された第３
    の電極とを少なくとも有する第１のMOS型素子群と、前
    記主表面上にゲート絶縁膜を介して形成されたゲート電
    極を構成し、前記第１の電極から分離された第４の電
    極、前記主表面に接して形成された第５の電極とを少な
    くとも有し、前記第３の電極を前記第１のMOS型素子群
    と共有する第２のMOS型素子群とを少なくとも含む半導
    体ペレットと、 前記第１、第４の電極に圧接されて接続される第１の電
    極板と、 前記第２、第５の電極に圧接されて接続される第２の電
    極板と、 前記第３の電極に圧接されて接続される第３の電極板
    と、 を具備し、 前記第１、第２のMOS型素子群のいずれかの少なくとも
    一つのMOS型素子に異常があった場合、この少なくとも
    一つの異常なMOS型素子を含むMOS型素子群で共通とされ
    た第１もしくは第４の電極の一方を前記第１の電極板か
    ら電気的に切り離すことで、前記少なくとも一つの異常
    なMOS型素子を含んだMOS型素子群を前記第１の電極板か
    ら電気的に切り離し、正常なMOS型素子群で共通である
    第１もしくは第４の電極の他方のみを前記第１の電極板
    に電気的に接続させて、正常なMOS型素子群のみを用い
    て、装置を動作させることを特徴とする大電力用半導体
    装置。
  5. 【請求項５】前記第１、第２のMOS型素子群の第１、第
    ４の電極はそれぞれ、前記半導体ペレットの中心に向か
    って延在する延在部位を持ち、前記第１、第４の電極
    は、前記第１の電極板はこれら延在部位の先端部分で前
    記第１、第４の電極に圧接されて接続され、前記第１、
    第２のMOS型素子群のいずれかに異常があった場合、前
    記延在部位を切断し、異常なMOS型素子群の第１もしく
    は第４の電極を、前記第１の電極板から電気的に切り離
    すことを特徴とする請求項（４）に記載の大電力用半導
    体装置。
  6. 【請求項６】前記MOS型素子は、絶縁ゲート型バイポー
    ラトランジスタであることを特徴とする請求項（４）お
    よび請求項（５）いずれか一項に記載の大電力用半導体
    装置。
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