JPS6359568B2 - - Google Patents
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- JPS6359568B2 JPS6359568B2 JP55152915A JP15291580A JPS6359568B2 JP S6359568 B2 JPS6359568 B2 JP S6359568B2 JP 55152915 A JP55152915 A JP 55152915A JP 15291580 A JP15291580 A JP 15291580A JP S6359568 B2 JPS6359568 B2 JP S6359568B2
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- Japan
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- terminal
- signal
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- 238000001514 detection method Methods 0.000 claims description 27
- 238000010586 diagram Methods 0.000 description 14
- 241000252233 Cyprinus carpio Species 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000001308 synthesis method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03J—TUNING RESONANT CIRCUITS; SELECTING RESONANT CIRCUITS
- H03J7/00—Automatic frequency control; Automatic scanning over a band of frequencies
- H03J7/18—Automatic scanning over a band of frequencies
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03J—TUNING RESONANT CIRCUITS; SELECTING RESONANT CIRCUITS
- H03J7/00—Automatic frequency control; Automatic scanning over a band of frequencies
- H03J7/18—Automatic scanning over a band of frequencies
- H03J7/20—Automatic scanning over a band of frequencies where the scanning is accomplished by varying the electrical characteristics of a non-mechanically adjustable element
- H03J7/28—Automatic scanning over a band of frequencies where the scanning is accomplished by varying the electrical characteristics of a non-mechanically adjustable element using counters or frequency dividers
Landscapes
- Television Receiver Circuits (AREA)
- Channel Selection Circuits, Automatic Tuning Circuits (AREA)
Description
【発明の詳細な説明】
本発明は、テレビジヨン受像機等の選局装置に
おいて用いることのできる信号検出装置に関し、
信号検出回路用のピンの数を最少限に削減するこ
とができ、しかも比較出力を３値（トライステー
ト）出力とする場合に３つの出力の各レベル、特
に高レベル出力のレベル、を正確に確保して安定
に出力することのできる回路を提供することを目
的とするものである。
おいて用いることのできる信号検出装置に関し、
信号検出回路用のピンの数を最少限に削減するこ
とができ、しかも比較出力を３値（トライステー
ト）出力とする場合に３つの出力の各レベル、特
に高レベル出力のレベル、を正確に確保して安定
に出力することのできる回路を提供することを目
的とするものである。
まず、第１図に従来の信号検出回路の例を示し
て説明する。第１図に於て、１は検出回路用の集
積回路素子（以下ICという）、２はその電源電圧
供給端子、３は接地端子である。ここで、テレビ
受像機の自動周波数制御用のAFC検波出力（Ｓ
カーブ出力）Ａを入力端子４に入力する。これを
トランジスタ５で構成するエミツタフオロアで受
けてインピーダンス変換し、チユーナのAFC回
路への供給用としてダイオード６を介して端子７
へ出力するとともに、各レベルコンパレータ（電
圧比較器）８，９，１０へ供給する。
て説明する。第１図に於て、１は検出回路用の集
積回路素子（以下ICという）、２はその電源電圧
供給端子、３は接地端子である。ここで、テレビ
受像機の自動周波数制御用のAFC検波出力（Ｓ
カーブ出力）Ａを入力端子４に入力する。これを
トランジスタ５で構成するエミツタフオロアで受
けてインピーダンス変換し、チユーナのAFC回
路への供給用としてダイオード６を介して端子７
へ出力するとともに、各レベルコンパレータ（電
圧比較器）８，９，１０へ供給する。
ここで、端子１１よりAFC動作をオン又はオ
フするための入力を入れる。“AFCオフ”とはチ
ユーナへのAFC電圧供給端子７に6.5Vの固定電
圧を供給することであり、“AFCオン”とはチユ
ーナへのAFC電圧供給端子７に入力端子４から
のAFC検波出力を伝達することである。今、端
子１１への入力が高レベルであると、トランジス
タ１２は導通状態で、ダイオード１３はカツトオ
フし、トランジスタ１４はカツトオフであるか
ら、ダイオード６は導通状態となり、端子４から
入力されたAFC検波出力はエミツタフオロアの
出力となり、ダイオード６を介して端子７に出力
される。即ち、“AFCオン”の状態である。一
方、端子１１が低レベルであると、トランジスタ
１２はカツトオフとなり、トランジスタ１４は導
通状態とあるから、ダイオード６はカツトオフ、
ダイオード１３は導通状態となる。即ち抵抗１５
と抵抗１６とトランジスタ１４のベース−エミツ
タ間電圧とで分割された固定電圧（約6.5V）が、
ダイオード１３を介してチユーナへの端子７へ出
力される。即ち、“AFCオフ”の状態である。
フするための入力を入れる。“AFCオフ”とはチ
ユーナへのAFC電圧供給端子７に6.5Vの固定電
圧を供給することであり、“AFCオン”とはチユ
ーナへのAFC電圧供給端子７に入力端子４から
のAFC検波出力を伝達することである。今、端
子１１への入力が高レベルであると、トランジス
タ１２は導通状態で、ダイオード１３はカツトオ
フし、トランジスタ１４はカツトオフであるか
ら、ダイオード６は導通状態となり、端子４から
入力されたAFC検波出力はエミツタフオロアの
出力となり、ダイオード６を介して端子７に出力
される。即ち、“AFCオン”の状態である。一
方、端子１１が低レベルであると、トランジスタ
１２はカツトオフとなり、トランジスタ１４は導
通状態とあるから、ダイオード６はカツトオフ、
ダイオード１３は導通状態となる。即ち抵抗１５
と抵抗１６とトランジスタ１４のベース−エミツ
タ間電圧とで分割された固定電圧（約6.5V）が、
ダイオード１３を介してチユーナへの端子７へ出
力される。即ち、“AFCオフ”の状態である。
一方、レベル比較用のコンパレータ８，９，１
０のそれぞれの＋入力端子にAFC検波出力Ａを
入力し、基準電圧Ｂ，Ｃ，Ｄをそれぞれの−入力
端子に印加する。ここでＢ≒7.20V、Ｃ≒6.50V、
Ｄ≒5.80Vとする。その結果、これらのコンパレ
ータ８，９，１０の各々の出力Ｅ，Ｆ，Ｇは第２
図に示す様になり、これらをそれぞれ出力端子１
７，１８，１９に出力する。
０のそれぞれの＋入力端子にAFC検波出力Ａを
入力し、基準電圧Ｂ，Ｃ，Ｄをそれぞれの−入力
端子に印加する。ここでＢ≒7.20V、Ｃ≒6.50V、
Ｄ≒5.80Vとする。その結果、これらのコンパレ
ータ８，９，１０の各々の出力Ｅ，Ｆ，Ｇは第２
図に示す様になり、これらをそれぞれ出力端子１
７，１８，１９に出力する。
テレビ信号の有無の判別回路２２については後
述の発明の具体説明にて行うのでここでは省略す
るが、端子２３，２４への信号入力と端子２５に
接続した積分回路を用い、コンパレータ２０より
の出力をテレビ信号があれば低レベル、無い場合
は高レベルにして、端子２１に出力を出す。
述の発明の具体説明にて行うのでここでは省略す
るが、端子２３，２４への信号入力と端子２５に
接続した積分回路を用い、コンパレータ２０より
の出力をテレビ信号があれば低レベル、無い場合
は高レベルにして、端子２１に出力を出す。
この様に、従来の例ではIC化した場合にピン
数が12ピンと多くなり、DIL（Dual In Line）パ
ツケージが必要になる。
数が12ピンと多くなり、DIL（Dual In Line）パ
ツケージが必要になる。
そこで、本発明はこのピン数を削減した回路を
提供することを主要な目的とするものである。
提供することを主要な目的とするものである。
本発明の回路を説明する前に、本発明に先立つ
て考案した信号検出回路の具体回路例を第３図に
示し、その各部の波形説明を第４図、第５図に示
して説明する。
て考案した信号検出回路の具体回路例を第３図に
示し、その各部の波形説明を第４図、第５図に示
して説明する。
第３図の回路に於ては、ピン数は９ピンであり
IC化した場合にSIL化が可能であり、コスト低減
効果が大きい。ここで、AFCのオン、オフ部分
に関しては従来例のものと同じであるから、同一
番号を付して説明は昇略する。
IC化した場合にSIL化が可能であり、コスト低減
効果が大きい。ここで、AFCのオン、オフ部分
に関しては従来例のものと同じであるから、同一
番号を付して説明は昇略する。
この回路では、AFCの検波出力Ａは５個のコ
ンパレータ２６〜３０に加えて、５つのレベルで
比較するための一方の入力とし、他方の入力には
第１〜第５の基準電圧Ｈ，Ｉ，Ｋ，Ｌを供給して
いる。ここで、抵抗３１、ダイオード３２，３５
およびツエナーダイオード３６により、たとえ
ば、Ｈ≒7.9V、Ｉ≒7.2V、Ｊ≒6.5V、Ｋ≒5.8V、
Ｌ≒5.1Vに定める。コンパレータ２６の出力と
しては第４図に示す様にＭの出力波形が得られ、
コンパレータ２７の出力にはＮなる出力が得られ
る。一方、コンパレータ２８の出力には０なる出
力が得られるから、出力Ｎと出力Ｏとをアンドゲ
ート３７に加えてＲのような出力を得る。この出
力Ｒと出力Ｍをオアゲート３８に加えてＳのよう
な出力を得る。また、コンパレータ２９の出力は
Ｐとなり、出力Ｏの反転出力とこの出力Ｐとをア
ンドゲート３９に加えてＴのような出力を得る。
この出力Ｔとコンパレータ３０の出力Ｑとをオア
ゲート４０に加えてＵのような出力を得る。
ンパレータ２６〜３０に加えて、５つのレベルで
比較するための一方の入力とし、他方の入力には
第１〜第５の基準電圧Ｈ，Ｉ，Ｋ，Ｌを供給して
いる。ここで、抵抗３１、ダイオード３２，３５
およびツエナーダイオード３６により、たとえ
ば、Ｈ≒7.9V、Ｉ≒7.2V、Ｊ≒6.5V、Ｋ≒5.8V、
Ｌ≒5.1Vに定める。コンパレータ２６の出力と
しては第４図に示す様にＭの出力波形が得られ、
コンパレータ２７の出力にはＮなる出力が得られ
る。一方、コンパレータ２８の出力には０なる出
力が得られるから、出力Ｎと出力Ｏとをアンドゲ
ート３７に加えてＲのような出力を得る。この出
力Ｒと出力Ｍをオアゲート３８に加えてＳのよう
な出力を得る。また、コンパレータ２９の出力は
Ｐとなり、出力Ｏの反転出力とこの出力Ｐとをア
ンドゲート３９に加えてＴのような出力を得る。
この出力Ｔとコンパレータ３０の出力Ｑとをオア
ゲート４０に加えてＵのような出力を得る。
今、ここで、コンパレータ２０の出力Ｖが低レ
ベルで、テレビ信号が有ることを検出していると
すると、トランジスタ４４，４５はカツトオフで
あるので、、出力Ｓが高レベルの場合はトランジ
スタ４１は導通状態であり、このとき出力Ｕが高
レベルであればトランジスタ４２が導通するので
出力端子４３への出力Ｗは低レベルになり、出力
Ｕが低レベルであれば出力Ｗは高レベルになる。
一方、出力Ｓが低レベルの場合は、トランジスタ
４１はカツトオフであり、出力Ｕが高レベルであ
れば出力Ｗは低レベルになり、出力Ｕが低レベル
であれば出力Ｗは中間レベルとなる。即ち、出力
ＳとＵの波形に従つて、第４図のＷのような波形
の検出出力となる。ところが、コンパレータ２０
の出力Ｖが高レベル、即ち、無信号時には、トラ
ンジスタ４４と４５が導通状態となるから、トラ
ンジスタ４１と４２はカツトオフとなり出力Ｗは
中間レベル、即ち外付の抵抗４６と４７で電源が
分割されたレベルとなる。
ベルで、テレビ信号が有ることを検出していると
すると、トランジスタ４４，４５はカツトオフで
あるので、、出力Ｓが高レベルの場合はトランジ
スタ４１は導通状態であり、このとき出力Ｕが高
レベルであればトランジスタ４２が導通するので
出力端子４３への出力Ｗは低レベルになり、出力
Ｕが低レベルであれば出力Ｗは高レベルになる。
一方、出力Ｓが低レベルの場合は、トランジスタ
４１はカツトオフであり、出力Ｕが高レベルであ
れば出力Ｗは低レベルになり、出力Ｕが低レベル
であれば出力Ｗは中間レベルとなる。即ち、出力
ＳとＵの波形に従つて、第４図のＷのような波形
の検出出力となる。ところが、コンパレータ２０
の出力Ｖが高レベル、即ち、無信号時には、トラ
ンジスタ４４と４５が導通状態となるから、トラ
ンジスタ４１と４２はカツトオフとなり出力Ｗは
中間レベル、即ち外付の抵抗４６と４７で電源が
分割されたレベルとなる。
次にテレビ信号の有無を検出する回路を第３図
と第５図のタイミング図をもとに説明する。
と第５図のタイミング図をもとに説明する。
ここで、４８はフライバツクパルスａの入力端
子であり、４９は水平同期信号ｂの入力端子であ
る。ここでフライバツクパルスａを微分回路５０
で微分した出力をＣとし、水平同期信号ｂを微分
回路５１で微分した出力をｄとすると、トランジ
スタ５２は出力ｄの負パルス時に一時カツトオフ
になつて他は導通状態となり、テレビ信号がある
場合はこの水平同期信号ｂとフライバツクパルス
ａの位相が一致するから第５図に示す様に検出出
力ｆは高レベルとなつてくる。これをフイルター
で積分し、コンパレータ２０でレベル比較して検
出出力Ｖを得る。コンデンサ５３と抵抗５４はフ
イルター、５５，５６はコンパレータ２０の基準
電圧ｌ発生用抵抗である。
子であり、４９は水平同期信号ｂの入力端子であ
る。ここでフライバツクパルスａを微分回路５０
で微分した出力をＣとし、水平同期信号ｂを微分
回路５１で微分した出力をｄとすると、トランジ
スタ５２は出力ｄの負パルス時に一時カツトオフ
になつて他は導通状態となり、テレビ信号がある
場合はこの水平同期信号ｂとフライバツクパルス
ａの位相が一致するから第５図に示す様に検出出
力ｆは高レベルとなつてくる。これをフイルター
で積分し、コンパレータ２０でレベル比較して検
出出力Ｖを得る。コンデンサ５３と抵抗５４はフ
イルター、５５，５６はコンパレータ２０の基準
電圧ｌ発生用抵抗である。
この第３図に示した具体回路例は当初の主要な
目的は満足しているが、IC化した場合に次のよ
うな不便がある。すなわち、電源端子２の電源電
圧と検出出力信号を受ける相手のICの入力信号
のハイレベルの電圧が同一になることはまれであ
つて、ほとんどの場合は両者のインターフエース
がうまくいかないで困るケースが多い。第３図の
回路でもこのICの電源電圧２とこの出力信号を
受ける相手のハイレベルを合わせるため電源端子
５７の別電源に接続した抵抗４５と抵抗５８とで
ハイレベルをコントロールするが、抵抗値のバラ
ツキ電源端子２，５７の電圧のバラツキを考える
と規格はずれになるケースが生じる。
目的は満足しているが、IC化した場合に次のよ
うな不便がある。すなわち、電源端子２の電源電
圧と検出出力信号を受ける相手のICの入力信号
のハイレベルの電圧が同一になることはまれであ
つて、ほとんどの場合は両者のインターフエース
がうまくいかないで困るケースが多い。第３図の
回路でもこのICの電源電圧２とこの出力信号を
受ける相手のハイレベルを合わせるため電源端子
５７の別電源に接続した抵抗４５と抵抗５８とで
ハイレベルをコントロールするが、抵抗値のバラ
ツキ電源端子２，５７の電圧のバラツキを考える
と規格はずれになるケースが生じる。
そこで、本発明はこのインターフエース関係を
考慮して比較出力のレベル、特に高レベルを正確
に確保できる様にした回路を提供することを目的
とするものである。
考慮して比較出力のレベル、特に高レベルを正確
に確保できる様にした回路を提供することを目的
とするものである。
以下、本発明の一実施例の具体回路例を第６図
に示し説明する。
に示し説明する。
AFC動作のスイツチング回路及び、テレビ信
号の有無を検出する判別回路２２は前述の通りで
あるので、説明を省略する。
号の有無を検出する判別回路２２は前述の通りで
あるので、説明を省略する。
入力端子４からのAFC検波出力Ａは、エミツ
タフオロア５を介して、レベルコンパレータ２６
の＋入力へ、レベルコンパレータ２７の−入力
へ、レベルコンパレータ２８の＋入力へ、レベル
コンパレータ２９の＋入力へ、レベルコンパレー
タ３０の−入力へ、それぞれ印加する。一方、ダ
イオード、３２，３３，３４，３５及びツエナー
ダイオード３６で作り出される基準電圧Ｈ，Ｉ，
Ｊ，Ｋ，Ｌを各々、レベルコンパレータ２６の−
入力、レベルコンパレータ２７の＋入力、レベル
コンパレータ２８の−入力、レベルコンパレータ
２９の−入力、レベルコンパレータ３０の＋入力
に、それぞれ印加する。そして、各々のコンパレ
ータ２６〜３０の基準電圧Ｈ〜ＬとAFC検波出
力Ａとを比較し、第７図に示す様に、イ，ロ，
ハ，ニ，ホなる出力信号を得る。
タフオロア５を介して、レベルコンパレータ２６
の＋入力へ、レベルコンパレータ２７の−入力
へ、レベルコンパレータ２８の＋入力へ、レベル
コンパレータ２９の＋入力へ、レベルコンパレー
タ３０の−入力へ、それぞれ印加する。一方、ダ
イオード、３２，３３，３４，３５及びツエナー
ダイオード３６で作り出される基準電圧Ｈ，Ｉ，
Ｊ，Ｋ，Ｌを各々、レベルコンパレータ２６の−
入力、レベルコンパレータ２７の＋入力、レベル
コンパレータ２８の−入力、レベルコンパレータ
２９の−入力、レベルコンパレータ３０の＋入力
に、それぞれ印加する。そして、各々のコンパレ
ータ２６〜３０の基準電圧Ｈ〜ＬとAFC検波出
力Ａとを比較し、第７図に示す様に、イ，ロ，
ハ，ニ，ホなる出力信号を得る。
イとロをノアゲート６０を介して得たヘなる出
力と、ニとホをノアゲートを介して得たチなる出
力のオア出力リをオアゲート６１の出力より得
る。一方、ハとニの反転信号トのノア出力ヌをノ
アゲート６４より得、このヌとホのオア出力ルを
オアゲート６５より得る。この様にして得られた
ルとリ出力より３値出力を合成するのであるが、
その前に、第８図に従つて、３値出力の合成方法
をわかりやすく図示したもので説明する。
力と、ニとホをノアゲートを介して得たチなる出
力のオア出力リをオアゲート６１の出力より得
る。一方、ハとニの反転信号トのノア出力ヌをノ
アゲート６４より得、このヌとホのオア出力ルを
オアゲート６５より得る。この様にして得られた
ルとリ出力より３値出力を合成するのであるが、
その前に、第８図に従つて、３値出力の合成方法
をわかりやすく図示したもので説明する。
第６図中のトランジスタの番号に対応させ第８
図のスイツチング素子の番号を付してある。ま
づ、ハイレベル出力を得る場合は第８図の左図の
様なスイツチング素子の状態であり、スイツチン
グ素子７２，７０，６７は共に開放となり端子４
３のレベルは電源電圧７５にのみ依存する。中間
レベルを得る場合は第８図の中図に示す様なスイ
ツチング状態で、スイツチング素子７２，７０、
は閉成状態で、６７は開放状態であり、抵抗R1，
R2，R3で合成されたレベルとなる。又、ローレ
ベルルの場合は、第８図の右図に示すスイツチン
グ状態となり、スイツチング素子７２，７０は開
放状態で、スイツチング素子６７は閉成状態であ
りアースレベルとなる。中間レベル出力の場合の
み電源端子２と７５の電圧のの両者から影響され
るが、抵抗４５の抵抗値R3に比較して、R1，R2
のインピーダンスを小さく設計すれば電源電圧７
５の影響はほとんど受けなくなる。ここでスイツ
チング素子７２と７０は開、閉が３値の場合連動
しているのがわかる。
図のスイツチング素子の番号を付してある。ま
づ、ハイレベル出力を得る場合は第８図の左図の
様なスイツチング素子の状態であり、スイツチン
グ素子７２，７０，６７は共に開放となり端子４
３のレベルは電源電圧７５にのみ依存する。中間
レベルを得る場合は第８図の中図に示す様なスイ
ツチング状態で、スイツチング素子７２，７０、
は閉成状態で、６７は開放状態であり、抵抗R1，
R2，R3で合成されたレベルとなる。又、ローレ
ベルルの場合は、第８図の右図に示すスイツチン
グ状態となり、スイツチング素子７２，７０は開
放状態で、スイツチング素子６７は閉成状態であ
りアースレベルとなる。中間レベル出力の場合の
み電源端子２と７５の電圧のの両者から影響され
るが、抵抗４５の抵抗値R3に比較して、R1，R2
のインピーダンスを小さく設計すれば電源電圧７
５の影響はほとんど受けなくなる。ここでスイツ
チング素子７２と７０は開、閉が３値の場合連動
しているのがわかる。
次に、第６図にもどつて、今テレビ信号が有る
場合を考えると、コンパレータ２０の出力Ｖはロ
ーレベルであり、トランジスタ６６，６９，７１
はカツトオフとなる。リ出力、ル出力の両者がハ
イレベルの場合は第７図のタイミング図からも明
らかな様に存在しない。次に、リ出力がハイレベ
ルで、ル出力がローレベルの場合は、トランジス
タ６８が導通状態、即ち、トランジスタ７２が導
通で、トランジスタ７０も導通状態である。トラ
ンジスタ６７はカツトオフであり、この状態は第
８図の中図の状態であり、前述の通り中間レベル
を得る。
場合を考えると、コンパレータ２０の出力Ｖはロ
ーレベルであり、トランジスタ６６，６９，７１
はカツトオフとなる。リ出力、ル出力の両者がハ
イレベルの場合は第７図のタイミング図からも明
らかな様に存在しない。次に、リ出力がハイレベ
ルで、ル出力がローレベルの場合は、トランジス
タ６８が導通状態、即ち、トランジスタ７２が導
通で、トランジスタ７０も導通状態である。トラ
ンジスタ６７はカツトオフであり、この状態は第
８図の中図の状態であり、前述の通り中間レベル
を得る。
又、リ出力がローレベルでル出力がハイレベル
の場合はトランジスタ６８及び７０がカツトオフ
で、トランジスタ７２もカツトオフ、トランジス
タ６７が導通状態となり第８図の右図の状態とな
る。即ち、ローレベル出力を得る。
の場合はトランジスタ６８及び７０がカツトオフ
で、トランジスタ７２もカツトオフ、トランジス
タ６７が導通状態となり第８図の右図の状態とな
る。即ち、ローレベル出力を得る。
又、リ出力がローレベルで、ル出力がローレベ
ルの場合は、トランジスタ６８，７０，６７がカ
ツトオフ、トランジスタ７２もカツトオフとなり
第８図の左図の状態になり、ハイレベル出力とな
る。
ルの場合は、トランジスタ６８，７０，６７がカ
ツトオフ、トランジスタ７２もカツトオフとなり
第８図の左図の状態になり、ハイレベル出力とな
る。
この様にして第７図に示したオなる出力信号を
得る。一方信号判別用コンパレータ２０の出力Ｖ
はテレビ信号がない場合はハイレベルとなるか
ら、トランジスタ６６，６９，７１が導通状態と
なり、トランジスタ７２も導通状態となり、トラ
ンジスタ６７はカツトオフとなり第８図の中図の
様な状態、即ち中間レベルとなる。
得る。一方信号判別用コンパレータ２０の出力Ｖ
はテレビ信号がない場合はハイレベルとなるか
ら、トランジスタ６６，６９，７１が導通状態と
なり、トランジスタ７２も導通状態となり、トラ
ンジスタ６７はカツトオフとなり第８図の中図の
様な状態、即ち中間レベルとなる。
以上説明した様に従来は４個の出力端子を要し
た信号検出出力端子を本発明ではトライステート
出力を用いることにより１個の信号出力端子に出
来ると共に他のICとのインターフエースが安定
で確実にしたものである。なお、AFC電圧のＳ
カープのセンターレベルは出力Ｗ又はオが“低”
→“高”、“高”→“低”を変化する場合であり、
“高”→“低”→“中間”→“低”（Ｍ＝中間レベ
ル）の時点でAFC検波出力は第５のレベルＬ以
下であり、“低”→“高”→“中間”→“高”の
レベル変化の時点でAFCの検波出力は第１のレ
ベルＨ以上である。これらのことをマイクロコン
ピユータ等で判断することはきわめて容易であ
る。
た信号検出出力端子を本発明ではトライステート
出力を用いることにより１個の信号出力端子に出
来ると共に他のICとのインターフエースが安定
で確実にしたものである。なお、AFC電圧のＳ
カープのセンターレベルは出力Ｗ又はオが“低”
→“高”、“高”→“低”を変化する場合であり、
“高”→“低”→“中間”→“低”（Ｍ＝中間レベ
ル）の時点でAFC検波出力は第５のレベルＬ以
下であり、“低”→“高”→“中間”→“高”の
レベル変化の時点でAFCの検波出力は第１のレ
ベルＨ以上である。これらのことをマイクロコン
ピユータ等で判断することはきわめて容易であ
る。
以上の様に本発明によればピン数を削減するこ
とによりIC化が可能でありインターフエイスが
容易な信号検出をすることができる回路が得られ
るものである。
とによりIC化が可能でありインターフエイスが
容易な信号検出をすることができる回路が得られ
るものである。
第１図は従来の信号検出回路の回路図、第２図
はその動作を説明するタイムチヤート、第３図は
本発明に先立つて考案された信号検出回路の回路
図、第４図および第５図はその動作を説明するタ
イムチヤート、第６図は本発明の一実施例におけ
る信号検出回路の回路図、第７図はその動作を説
明するタイムチヤート、第８図はその動作を説明
する回路図である。 ４……AFC検波出力の入力端子、２６，２７，
２８，２９，３０……コンパレータ、３７，３９
……アンドゲート、３８，４０……オアゲート、
４１，４２，４４，４５……トランジスタ、４３
……出力端子、４６……抵抗、６０，６３，６４
……ノアゲート、６１，６５……オアゲート、６
２……インバータ、６６，６７，６８，６９，７
０，７１，７２……トランジスタ、７３，７４…
…抵抗。
はその動作を説明するタイムチヤート、第３図は
本発明に先立つて考案された信号検出回路の回路
図、第４図および第５図はその動作を説明するタ
イムチヤート、第６図は本発明の一実施例におけ
る信号検出回路の回路図、第７図はその動作を説
明するタイムチヤート、第８図はその動作を説明
する回路図である。 ４……AFC検波出力の入力端子、２６，２７，
２８，２９，３０……コンパレータ、３７，３９
……アンドゲート、３８，４０……オアゲート、
４１，４２，４４，４５……トランジスタ、４３
……出力端子、４６……抵抗、６０，６３，６４
……ノアゲート、６１，６５……オアゲート、６
２……インバータ、６６，６７，６８，６９，７
０，７１，７２……トランジスタ、７３，７４…
…抵抗。
Claims (1)
- １ 自動周波数制御用の検波出力を第１〜第５の
５つのレベルと各々比較し、その検波出力が第５
のレベル以下の場合は低レベル出力、第４のレベ
ルと第５のレベルの間の場合は中間レベル、第３
のレベルと第４のレベルの間は低レベル、第２の
レベルと第３のレベルの間の場合は高レベル、第
１のレベルと第２のレベルの間の場合は中間レベ
ル、第１のレベル以上の場合は高レベル、の比較
出力をそれぞれ出力端子に出力し、かつ無信号時
には中間レベルの出力を出すようにする信号検出
回路において、出力端子と上記比較を行う回路用
の電源端子との間に第１のスイツチング素子と第
１の抵抗との直列回路を接続し、上記出力端子と
アースとの間に第２のスイツチング素子と第２の
抵抗との直列回路と第３のスイツチング素子とを
並列にして接続し、上記出力端子とその比較出力
を受ける外部回路の電源端子との間に第３の抵抗
を接続し、上記高レベルの比較出力を出力する場
合には上記第１、第２、第３のスイツチング素子
を全て開放し、上記中間レベルの比較出力を出力
する場合には上記第１、第２のスイツチング素子
のみを閉成し、上記低レベルの比較出力を出力す
る場合には上記第３のスイツチング素子のみを閉
成するようにしたことを特徴とする信号検出回
路。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55152915A JPS5776913A (en) | 1980-10-29 | 1980-10-29 | Signal detecting circuit |
| US06/315,455 US4399463A (en) | 1980-10-29 | 1981-10-27 | Signal detector circuit |
| CA000388960A CA1171911A (en) | 1980-10-29 | 1981-10-28 | Signal detector circuit |
| DE8181109122T DE3168822D1 (en) | 1980-10-29 | 1981-10-28 | Signal detector circuit |
| EP81109122A EP0050876B1 (en) | 1980-10-29 | 1981-10-28 | Signal detector circuit |
| AU76926/81A AU530444B2 (en) | 1980-10-29 | 1981-10-28 | Level switching |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55152915A JPS5776913A (en) | 1980-10-29 | 1980-10-29 | Signal detecting circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5776913A JPS5776913A (en) | 1982-05-14 |
| JPS6359568B2 true JPS6359568B2 (ja) | 1988-11-21 |
Family
ID=15550920
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55152915A Granted JPS5776913A (en) | 1980-10-29 | 1980-10-29 | Signal detecting circuit |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US4399463A (ja) |
| EP (1) | EP0050876B1 (ja) |
| JP (1) | JPS5776913A (ja) |
| AU (1) | AU530444B2 (ja) |
| CA (1) | CA1171911A (ja) |
| DE (1) | DE3168822D1 (ja) |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5410621A (en) * | 1977-06-27 | 1979-01-26 | Hitachi Ltd | Detection circuit for normal tuning frequency |
| US4264976A (en) * | 1978-03-17 | 1981-04-28 | Sanyo Electric Co., Ltd. | Tuning control apparatus for digital tuner |
| JPS5518119A (en) * | 1978-07-26 | 1980-02-08 | Hitachi Ltd | Automatic tuning circuit |
| US4249256A (en) * | 1978-11-30 | 1981-02-03 | Rca Corporation | Continuous tuning arrangement for a multiband television receiver |
| JPS6017276B2 (ja) * | 1979-07-02 | 1985-05-01 | 松下電器産業株式会社 | 多方式テレビジョン受像機 |
| US4280140A (en) * | 1980-02-19 | 1981-07-21 | Zenith Radio Corporation | Microcomputer-controlled one-step-back automatic frequency control tuning system |
-
1980
- 1980-10-29 JP JP55152915A patent/JPS5776913A/ja active Granted
-
1981
- 1981-10-27 US US06/315,455 patent/US4399463A/en not_active Expired - Lifetime
- 1981-10-28 EP EP81109122A patent/EP0050876B1/en not_active Expired
- 1981-10-28 CA CA000388960A patent/CA1171911A/en not_active Expired
- 1981-10-28 DE DE8181109122T patent/DE3168822D1/de not_active Expired
- 1981-10-28 AU AU76926/81A patent/AU530444B2/en not_active Ceased
Also Published As
| Publication number | Publication date |
|---|---|
| DE3168822D1 (en) | 1985-03-21 |
| EP0050876B1 (en) | 1985-02-06 |
| EP0050876A1 (en) | 1982-05-05 |
| JPS5776913A (en) | 1982-05-14 |
| US4399463A (en) | 1983-08-16 |
| AU7692681A (en) | 1982-05-06 |
| AU530444B2 (en) | 1983-07-14 |
| CA1171911A (en) | 1984-07-31 |
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