JPS63642A - プログラムデバツグ方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 トレース開始アドレスを設定し、そのトレース開始アド
レスの命令実行後のトレースポイントアドレスのデータ
をストアするものであり、成る条件が成立した後のトレ
ースポイントアドレスのデータをストアすることが可能
となる。

〔産業上の利用分野〕

本発明は、トレースポイントアドレスのデータをストア
して、プログラムのデバッグを行うプログラムデバッグ
方式に関するものである。

プログラム実行中の成る時点のプログラムデータをスト
アし、そのデータを基にプログラムのデバッグを行うこ
とができる。その場合に、所望の時点のトレースデータ
が得られるようにすることが要望されている。

〔従来の技術〕

トレースデータをストアし、そのデータを基にデバッグ
を行う従来例のプログラムデバッグ方式は、例えば、第
４図に示す構成によって行われていた。同図に於いて、
３１は信号処理プロセッサ、３２はプログラムメモリ、
３３はトレースデータストア用のメモリ、３５はトレー
スポイントアドレスを設定するレジスタ、３６はプログ
ラムメモリアドレスとトレースポイントアドレスとを比
較する比較回路、３７は遅延回路、３８はアドレスカウ
ンタ、３９はインバータである。

プログラムメモリ３２のトレースポイントＴＰのアドレ
スがレジスタ３５に設定され、信号処理プロセッサ３１
からのアドレスがプログラムメモリ３２のアドレス端子
ＡＤＲに加えられ、データ端子ＤＡＴＡから信号処理プ
ロセッサ３１にデータが転送され、デコード結果に従っ
た処理が実行される。その場合のプログラムメモリアド
レスが比較回路３６に加えられ、レジスタ３５に設定さ
れたトレースポイントアドレスと比較され、−致した場
合は、遅延回路３７を介した一致信号が、信号プロセッ
サ３１にはデータバスアウト信号ＤＢ○として加えられ
、アドレスカウンタ３日には歩進クロックとして加えら
れ、又インバータ３９により反転されて、メモリ３３の
ライトイネーブル信号＊ＷＥとして加えられる。

信号処理プログラム３１のデータバスアウト回路は、第
５図に示す構成を存するもので、“１”のデータバスア
ウト信号ＤＢＯが加えられると、ノア回路４３の出力信
号は“０”となり、ゲート回路４５は動作状態となり、
内部データバスＤＢＵＳのデータは、アンド回路４１．
オア回路４４及びゲー・ト回路４５を介して外部データ
バスＥＢＵＳに出力される。その時、外部出力レジスタ
ＥＯＲＥＧからのデータは、禁止回路４２によって禁止
される。即ち、信号処理プロセッサ３１にデータバスア
ウト信号ＤＢＯが加えられると、内部データバスＤＢＵ
Ｓのデータが外部データバスＥＢｕｓに出力される。

第６図はタイミングチャートを示し、（ａ）はプログラ
ムカウンタ・クロック、（ｂ）はプログラムメモリアド
レス、（Ｃ）はプログラムメモリ３１から読出されたデ
ータ、（ｄｌは命令レジスタにセットされたデータ、ｆ
ｅ）は内部データバスＤＢＵＳのデータ、（ｆ）は比較
回路３６からの一致信号、（ｇ）はデータバスアウト信
号ＤＢＯ１（ｈｌは外部データバスＥＢＬＩＳのデータ
、（１１はメモリ３３のアドレス、（Ｊｌはメモリ３３
に加える書込イネーブル信号＊ＷＥを示す。

（ａｌに示すプログラムカウンタ・クロックに従って、
プログラムメモリ３２のアドレスが（ｂ）に示すように
、ＡＯ，ＡＩ、Ａ２．　　・・・と歩進する。

このプログラムメモリアドレスによってｆｃ）に示すよ
うにデータＤＯ，ＤＩ、Ｄ２．　　・・・が続出されて
、信号処理プロセッサ３１内の命令レジスタに、（ｄｌ
に示すようにセットされる。

プログラムメモリアドレスＡ１をトレースポイントとす
ると、（ｆ）に示すように、比較回路３６からの一致信
号が出力される。この−致信号は遅延回路３７により遅
延されて（ｇ）に示すデータバスアウト信号ＤＢＯとな
る。

又命令レジスタにセットされたデータＤ１は、転送命令
であり、転送データは（ｅ）に示すように内部データバ
スＤＢＵＳに出力されており、（ｇ）に示すデータバス
アウト信号ＤＢＯにより、（ｈ）に示すように、外部デ
ータバスＥＢＵＳに出力される。

又アドレスカウンタ３日は、遅延回路３７を介した一致
信号をカウントアツプして、（１）に示すように、メモ
リ３３のアドレスをＴＡＯからＴＡＩに歩進する。この
アドレスＴＡＩと、書込イネーブル信号＊ＷＥの立上り
とにより、外部データバスＥＢＵＳに出力されたトレー
スデータＴＤがメモリ３３にストアされ、次に再びトレ
ースポイントをｉｌｌ過した時には、メモリ３３のアド
レスＴＡ２にトレースデータがストアされることになる
。

〔発明が解決しようとする問題点〕

従来のトレースデータは、トレースポイントＴＰを如何
なる条件で通過しても必ずストアされるものであり、ト
レースデータを解析する場合に、不明確な点が多くなる
欠点があった。従って、プログラムデバッグに要する時
間が長くなる欠点があった。

本発明は、成る条件成立等の所望の条件の場合にのみト
レースできるようにし、プログラムデバッグを容易にす
ることを目的とするものである。

〔問題点を解決するための手段〕

本発明のプログラムデバッグ方式は、トレース開始アド
レスを設定し、このトレース開始アドレスを通過した後
のトレースポイントのデータをスドアするもので、第１
図を参照して説明する。

プロセッサｌと、そのプロセッサ１からのプログラムメ
モリアドレスＰＲＡがアドレス端子ＡＤＲに加えられ、
データ端子ＤＡＴＡからデータが読出されるプログラム
メモリ２と、外部データバスＥＢＵＳに出力されたデー
タをストアするトレースデータストア用のメモリ３と、
レジスタ４゜５と、比較回路６と、遅延回路７と、アド
レスカウンタ８と、インバータ９とを備え、レジスタ４
にトレース開始アドレスを設定し、レジスタ５にトレー
スポイントアドレスＴＰを設定する。

プログラムメモリアドレスＰＲＡと、レジスタ４に設定
されたトレース開始アドレスとが比較回路６に於いて最
初は比較され、比較−致後は、プログラムメモリアドレ
スＰＲＡと、レジスタ５に設定されたトレースポイント
アドレスとが比較回路６に於いて比較される。この比較
により一致信号が得られた時は、アドレスカウンタ８が
歩進され、プログラム１にデータバスアウト信号ＤＢＯ
が加えられ、メモリ３に書込イネーブル信号＊ＷＥが加
えられ、それによって、プロセッサ１の内部データバス
のデータが外部データバスＥＢＵＳに出力され、メモリ
３にストアされる。

〔作用〕

トレース開始アドレスを、所望の条件の時に通過するプ
ログラムメモリアドレスとしてレジスタ４にセントする
ことにより、その他の条件でトレ。

−スポイントを通過しても、その時点のデータをストア
しないことになり、所望の条件でトレースポイントをｉ
Ｉ遇する場合のみ、データをストアすることができるか
ら、トレースデータによって容易にデバッグを行うこと
ができる。

〔実施例〕

以下図面を参照して本発明の実施例について詳細に説明
する。

第２図は本発明の実施例のブロック図であり、以下スナ
ップショット（ｓｎａｐｓｈｏｔ）処理として説明する
。同図に於いて、１１はスナップショット開始レジスタ
（ＳＳＲ）　、１２はスナップショットポイントレジス
タ（ＳＰＲ）　、１３はセレクタ、１４は比較回路、１
５．１６はフリップフロップ、１７はアンド回路、１８
は遅延回路、１９〜２１はインバートノア回路、２２は
アドレスカウンタ、２３．２４はフリップフロップ、２
５はインバータ、２６はセレクタ、２７はトレースデー
タストア用のメモリであり、プロセッサ及びプログラム
メモリは図示を省略している。又第１図に於けるレジス
タ４がスナップショット開始レジスタ１１、レジスタ５
がスナップショットポイントレジスタ１２にそれぞれ対
応し、遅延回路７が遅延回路１８に対応し、アドレスカ
ウンタ８がアドレスカウンタ２２に対応している。

スナップショット開始レジスタ１１に・スナップショッ
ト開始アドレスが設定され、又スナップショットポイン
トレジスタ１２にスナップショットポイントアドレスが
設定される。セレクタ１３は、フリップフロップ１６の
Ｑ端子が“Ｏ”の時にスナップショット開始レジスタ１
１側を選択し、“１″の時にスナップショットポイント
レジスタ１２側を選択する。

図示を省略したプロセッサからのプログラムメモリアド
レスＰＲＡが比較回路１４に加えられると共に、図示を
省略したプログラムメモリに加えられ、又プログラムカ
ウンタ・クロックＰＣＣＫがフリップフロップ１５．２
３のクロック端子Ｃと遅延回路１８のクロック端子ＣＫ
とに加えられる。又５ＳＳＦは、スナップショット実行
前に、！１１１１にセットされるフラグであり、又ＸＲ
３Ｔはリセット信号である。

メモリ２７のアドレス端子ＡＤＲには、セレクタ２６を
介してアドレスカウンタ２２からのアドレス又は外部か
らの続出アドレスが加えられ、又インバータ２５の出力
信号の書込イネーブル信号＊ＷＥが加えられ、外部デー
タバスＥＢＵＳを介してデータ端子ＤＡＴＡに加えられ
たデータがストアされる。

リセット信号ＸＲ３Ｔにより、アドレスカウンタ２２の
クリア端子ＣＬＲにクリア信号が加えられて、初期状態
になるようにクリアされる。

第３図は本発明の実施例のタイミングチャートを示し、
ｆａｔ〜（１）は、第２図の各部の信号ａ　ｙ　ｉの一
例を示し、（Ｊｌは信号ｄの他の例を示す。以下第３図
のタイミングチャートを参照して第２図の動作を説明す
る。

（ａｌに示すプログラムカウンタ・クロックａ　（ＰＣ
ＣＫ）をプログラムカウンタ（図示せず）がカウントア
ツプして、（ｂｌに示すプログラムメモリアドレスｂ　
（ＰＲＡ）がＡＯ，Ａｔ、Ａ２．Ａ３゜・・・のように
歩進される。スナップショット開始アドレスをＳＡとし
、スナップショットポイントアドレスをＰＡとすると、
スナップショット開始アドレスＳＡはレジスタ１１にセ
ントされ、スナップショットポイントアドレスＰΔはレ
ジスタ１２にセットされる。

この状態では、フリップフロップ１６のＱ端子出力は′
０”、フリップフロップ２４のＱ端子出力は“０′であ
るから、セレクタ１３はレジスタ１１側を選択して比較
回路１４にスナップショット開始アドレスＳＡを加え、
又比較回路１４は動作状態となっている。この状態で、
プログラムメモリアドレスｂ　（ＰＲＡ）がスナップシ
ョット開始アドレスＳＡと比較回路１４で比較され、５
Ａ＝ＡＩにより、（ｅ）に示すように、−敗信号ｅが出
力されると、この−致信号ｅはフリップフロ７プ１５の
データ端子りとアンド回路１７とに加えられる。

フリップフロップ１５が次のプログラムカウンタ・クロ
ックａによってセットされると、クリップフロフプエ６
もセットされ、そのＱ端子出力信号Ｃはｆｃ）に示すよ
うに“ｌ”となり、スナップショットモードとなる。又
このＱ端子出力信号Ｃはアドレスカウンタ２２のイネー
ブル端子ＥＮにカウントイネーブル信号として加えられ
、クロック端子ＣＫに加えられるデータパスアウト１８
号ｒ　（ＤＢＯ）をカウントアツプすることになる。又
この時点では、フリップフロップ２４のＱｉ子出力信号
ｄは（ｄ）に示すように“０”であり、比較回路１４は
動作状態を継続している。

そして、スナップショットモードとなることにより、セ
レクタ１３はレジスタ１２側を選択して比較回路１４に
加えるので、プログラムメモリアドレスｂ　　（ＰＲＡ
）と、スナップショットポイントアドレスとが比較回路
１４に於いて比較されることになる。

プログラムメモリアドレスｂ　（ＰＲＡ）が順次歩進さ
れ、Ａ４＝ＰＡとなると、比較回路１４からｔｅ＋に示
すように一致信号ｅが出力される。この−致信号ｅは、
フリップフロップ１６のＱ端子出力信号が“１”である
から、アンド回路１７を介して遅延回路１８に加えられ
る。遅延回路１８はクロック端子ＣＫに加えられるプロ
グラムカウンタ・クロックａ　（ＰＣＣＫ）に同期して
一敗信号ｅを遅延させるもので、シフトレジスタ等によ
り構成されている。

この遅延回路１８の（ｆｌに示す出力信号ｆがデータバ
スアウト信号ＤＢＯとなるもので、プロセッサに加えら
れ、又アドレスカウンタ２２のクロック端子ＣＫに加え
られ、又メモリ２７にインバータ２５を介して書込イネ
ーブル信号＊ＷＥとして加えられる。アドレスカウンタ
２２からのアドレス信号ｇは、（ｇｌに示すように、Ｔ
ＡＯからＴＡＩに歩進し、このアドレス信号ｇがセレク
タ２６を介してメモリ２７のアドレス端子ＡＤＲに加え
られ、プロセッサから外部データバスＥＢｔＪＳに出力
された（ｈｌに示すデータｈがメモリ２７に書込まれる
。

以下スナップショット開始アドレスと一致したプログラ
ムメモリアドレスＰＲＡとなった後に、スナップショッ
トポイントアドレスにプログラムメモリアドレスＰＲＡ
が一致した時に、データバスアウト信号ＤＢＯがプロセ
ッサに加えられ、プロセッサから外部データバスＥＢＵ
Ｓに出力されたデータがメモリ２７に書込まれる。

アドレスカウンタ２２が順次データバスアウト信号ＤＢ
Ｏをカウントアツプし、キャリアウド信号ｉが（ｉｌに
示すように出力されると、メモリ２７の容量−杯にデー
タが書込まれたことになる。そこで、このキャリアウド
信号ｉによりフリップフロップ２３がセットされ、それ
によってフリップフロップ２４がセットされて、そのＱ
端子出力信号ｄが（Ｊ）に示すように“ｌ”となるから
、比較回路１４の動作が停止されて、スナップショット
禁止モードとなる。

又セットされたフリップフロップ２４のｄ端子出力信号
が“Ｏ”となるから、インバートノア回路２１の出力信
号が“０”となり、フリップフロップ１５．１６はリセ
フトされ、遅延回路１日はクリアされる。従って、メモ
リ２７にストアされたデータに上書きされることがなく
なる。そして、外部からの続出アドレスがセレクタ２６
を介してメモリ２７に加えられると、外部データバスＥ
ＢＵＳにデータ端子ＤＡＴＡからデータが読出されて出
力される。

予め設定されたスナップショット開始アドレスと、プロ
グラムメモリアドレスとが一致した後、予め設定された
スナップショットポイントアドレスと、プログラムメモ
リアドレスとが一致した時のデータをストアするもので
、論理回路構成は、第２図に示す以外に種々変更付加す
ることができるものである。

〔発明の効果〕

以上説明したように、本発明は、レジスタ４に設定され
たトレース開始アドレスとプログラムメモリアドレスと
が一致した後に、トレースポイントアドレスとプログラ
ムメモリアドレスとが一致した時のデータをメモリ３に
ストアするもので、例えば、サブルーチン等の何度も実
行される可能性のある命令群に対しても、トレース開始
の条件を規定しておくことにより、モニタしたいタイミ
ングに於けるデータをストアとすることができ、デバッ
グが容易となる。構成る条件が成立しなければ通過しな
い命令について、その条件成立時点をトレース開始アド
レスとして設定しておくことにより、条件成立後のデー
タをストアすることができる。従って、ストアデータを
基にしたデバッグが容易となる利点がある。

【図面の簡単な説明】

第１図は本発明の原理ブロック図、第２図は本発明の実
施例のブロック図、第３図は本発明の実施例のタイミン
グチャート、第４図は従来例の説明図、第５図はデータ
バスアウト回路、第６図は従来例のタイミングチャート
である。 ｌはプロセッサ、２はプログラムメモリ、３はトレース
データストア用のメモリ、４，５はレジスタ、６は比較
回路、７は遅延回路、８はアドレスカウンタ、１１はス
ナップショット開始レジスタ、１２はスナップショット
ポイントレジスタ、１３はセレクタ、１４は比較回路、
１５．１６゜２３．２４はフリップフロップ、１７はア
ンド回路、１８は遅延回路、１９〜２１はインバートノ
ア回路、２２はアドレスカウンタ、２６はセレクタ、２
７はメモリである。

Claims (1)

1. 【特許請求の範囲】 プロセッサ（１）とプログラムメモリ（２）とトレース
   データストア用のメモリ（３）とを備え、予め設定され
   たトレースポイントアドレスのデータを前記メモリ（３
   ）にストアするプログラムデバッグ方式に於いて、 トレース開始アドレスを設定するレジスタ（４）を設け
   、 該トレース開始アドレスとプログラムメモリアドレスと
   が一致した後の前記トレースポイントアドレスのデータ
   を前記メモリ（３）にストアすることを特徴とするプロ
   グラムデバッグ方式。