JPS63643A - プログラムデバツグ方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 トレース開始アドレスを設定し、そのトレース開始アド
レスの命令実行後のサブルーチンのトレースポイントに
於けるデータをストアするものであり、成る条件のサブ
ルーチンのトレースポイントに於けるデータのみをスト
アして、デバッグを容易にするものである。

〔産業上の利用分野〕

本発明は、サブルーチンに於けるトレースポイントのデ
ータをストアして、プログラムのデバッグを行うプログ
ラムデバッグ方式に関するものである。

プログラム実行中の成る時点のデータをストアし、その
データを基にプログラムのデバッグを行うことができる
。その場合に、判別し易いトレースデータが得られるよ
うにすることが要望されている。

〔従来の技術〕

トレースデータをストアし、そのデータを基にデバッグ
を行う従来例のプログラムデバッグ方式は、例えば、第
６図に示す構成によって行われていた。同図に於いて、
３１は信号処理プロセッサ、３２はプログラムメモリ、
３３はトレースデータストア用のメモリ、３５はトレー
スポイントアドレスを設定するレジスタ、３６はプログ
ラムメモリアドレスとトレースポイントアドレスとを比
較する比較回路、３７は遅延回路、３８はアドレスカウ
ンタ、３９はインバータである。

プログラムメモリ３２のトレースポイントＴＰＯアドレ
スがレジスタ３５に設定され、信号処理プロセッサ３１
からのアドレスがプログラムメモリ３２のアドレス端子
ＡＤＨに加えられ、データ端子ＤＡＴＡから信号処理プ
ロセッサ３１にデータが転送され、デコード結果に従っ
た処理が実行される。その場合のプログラムメモリアド
レスが比較回路３６に加えられ、レジスタ３５に設定さ
れたトレースポイントアドレスと比較され、−致した場
合は、遅延回路３７を介した一致信号が、信号プロセッ
サ３１にデータバスアウト信号ＤＢＯとして加えられ、
アドレスカウンタ３８に歩進クロックとして加えられ、
又インバータ３９により反転されて、メモリ３３のライ
トイネーブル信号＊ＷＥとして加えられる。

信号処理プロセッサ３１のデータバスアウト回路は、第
７図に示す構成を有するもので、“１”のデータバスア
ウト信号ＤＢＯが加えられると、ノア回路４３の出力信
号は“０”となり、ゲート回路４５は動作状態となり、
内部データバスＤＢＵＳのデータは、アンド回路４１．
オア回路４４及びゲート回路４５を介して外部データバ
スＥＢＵＳに出力される。その時、外部出力レジスタＥ
ＯＲＥＧからのデータは、禁止回路４２によって禁止さ
れる。即ち、信号処理プロセッサ３１にデータバスアウ
ト信号ＤＢＯが加えられると、内部レジスタ等からの内
部データバスＤＢＵＳのデータが外部データバスＥＢＵ
Ｓに出力される。

第８図はタイミングチャートを示し、（ａｌはプログラ
ムカウンタ・クロック、（ｂ）はプログラムメモリアド
レス、（Ｃ１はプログラムメモリ３１がら続出されたデ
ータ、（ｄ）は命令レジスタにセットされたデータ、（
ｅｌは内部データバスＤＢＵＳのデータ、（ｆｌは比較
回路３６からの一致信号、（ｇ）はデータバスアウト信
号ＤＢＯ１（ｈｌは外部データバスＥＢＵＳのデータ、
（１）はメモリ３３のアドレス、（Ｊ）はメモリ３３に
加える書込イネーブル信号＊ｗＥを示す。

（ａ）に示すプログラムカウンタ・クロックに従って、
プログラムメモリ３２のアドレスが（ｂｌに示すように
、ＡＯ，ＡＩ、Ａ２．　　・・・と歩進する。

このプログラムメモリアドレスによって（Ｃ）に示すよ
うにデータＤＯ，ＤＩ、Ｄ２．　　・・・が続出されて
、信号処理プロセッサ３１内の命令レジスタに（ｄ）に
示すようにセントされる。

プログラムメモリアドレスＡ１をトレースポイントＴＰ
のアドレスとすると、ｆｆｌに示すように、比較回路３
６からの一致信号が出力される。この−致信号は遅延回
路３７により遅延されてｆｇ）に示すデータバスアウト
信号ＤＢＯとなる。

又命令レジスタにセントされたデータＤ１は、転送命令
であり、転送データはｔｅｌに示すように内部データバ
スＤＢＵＳに出力されており、（ｇｌに示すデータバス
アウト信号ＤＢＯにより、（ｈｌに示すように、外部デ
ータバスＥＢＵＳに出〕Ｊされる。

又アドレスカウンタ３８は、遅延回路３７を介した一致
信号をカウントアツプして、（１）に示すように、メモ
リ３３のアドレスをＴＡＯからＴＡＩに歩進する。この
アドレスＴＡＩと、書込イネーブル信号＊ＷＥの立上り
とにより、外部データバスＥＢＵＳに出力されたトレー
スデータＴＤがメモリ３３にストアされ、次に再びトレ
ースポイントを通過した時には、メモリ３３のアドレス
ＴＡ２にトレースデータがストアされることになる。

〔発明が解決しようとする問題点〕 従来のトレースデータは、トレースポイントＴＰを如何
なる条件で通過しても必ずストアされるものであり、特
にサブルーチンプログラムにトレースポイントＴＰを設
定した場合には、如何なる条件のサブルーチンコールの
場合でも、トレースデータがストアされることになる。

従って、サブルーチンコールを識別する等の条件判定を
行ってデバッグを行うことになり、デバッグが容易でな
い欠点があった。

本発明は、成る条件のサブルーチンプログラムに設定し
たトレースポイントのデータのみをストアできるように
して、デバッグを容易にすることを目的とするものであ
る。

〔問題点を解決するための手段〕

本発明のプログラムデバッグ方式は、トレース開始アド
レスを設定し、このトレース開始アドレスを通過した後
のトレースポイントのデータをストアすると共に、サブ
ルーチンリターン命令によって、再度トレース開始アド
レスを通過するまでは、トレースポイントのデータのス
トアを禁止するものであり、第１図を参照して説明する
。

プロセッサｌと、そのプロセッサ１からのプログラムメ
モリアドレスＰＲＡがアドレス端子ＡＤＲに加えられ、
データ端子ＤＡＴＡからデータが読出されるプログラム
メモリ２と、外部データバスＥＢＵＳに出力されたデー
タをストアするトレースデータストア用のメモリ３と、
レジスタ４゜１０と、リターン命令デコーダ５と、比較
回路６と、遅延回路７と、アドレスカウンタ８と、イン
バータ９とを備え、レジスタ４にトレース開始アドレス
を設定し、レジスタ１０にサブルーチンプログラムのト
レースポイントＴＰのアドレスを設定する。

プログラムメモリアドレスＰＲＡと、レジスタ４に設定
されたトレース開始アドレスとが比較回路６に於いて比
較され、比較−致後は、プログラムメモリアドレスＰＲ
Ａと、レジスタ１０に設定されたトレースポイントアド
レスとが比較回路６に於いて比較される。この比較によ
り一致信号が得られた時は、アドレスカウンタ８が歩進
され、プログラムｌにデータバスアウト信号ＤＢＯが加
えられ、又メモリ３に書込イネーブル信号＊ＷＥが加え
られ、それによって、プロセッサ１の内部データバスの
データが外部データバスＥＢＵＳに出力され、メモリ３
にストアされる。

サブルーチンのトレースポイントＴＰのデータがメモリ
３にストアされた後、サブルーチンのリターン命令がデ
コーダ５によりデコードされると、再びトレース開始ア
ドレスとプログラムメモリアドレスＰＲＡとが一致する
まで、サブルーチンに於けるトレースポインＩ−ＴＰＯ
データのストアを禁止するものである。この禁止は、比
較回路６に於けるレジスタ１０に設定されたトレースポ
イントアドレスとプログラムメモリアドレスＰＲＡとの
比較を行わないように制御するか、或いは、その比較−
致信号の出力を阻止する制御を行うことになる。

〔作用〕

トレース開始アドレスを、所望の条件の時に通過するプ
ログラムメモリアドレスとして、レジスタ４に予めセッ
トしておくことにより、その他の条件でトレースポイン
トを通過しても、その時点のデータをストアしないこと
になる。又サブルーチンリターン命令をデコードした時
に、最初の状態に戻ることになり、再びトレース開始ア
ドレスとプログラムメモリアドレスとが一致するまでは
、トレースポイントのデータはストアされないので、成
る条件を満足した時のサブルーチンコールによるトレー
スポイントのデータのみをストアすることができる。

〔実施例〕

以下図面を参照して本発明の実施例について詳細に説明
する。

第２図は本発明の実施例のブロック図であり、以下スナ
ップショット（ｓｎａｐｓｈｏｔ）処理として説明する
。同図に於いて、１１はスナップショット開始レジスタ
（ＳＳＲ）　、１２はスナップショットポイントレジス
タ（ＳＰＲ）　、Ｉ　３はセレクタ、１４は比較回路、
１５，２３．３０はＤフリップフロップ、１６．２４は
Ｒ−Ｓフリップフロップ、１７はアンド回路、１８は遅
延回路、１９〜２１はインバートノア回路、２２はアド
レスカウンタ、２５はインバータ、２６はセレクタ、２
７はトレースデータストア用のメモリ、２８はインバー
トノア回路、２９はリターン命令デコーダであり、プロ
セッサ及びプログラムメモリは図示を省略している。

第１図に於ける構成と対応させると、メモリ３がメモリ
２７に対応し、レジスタ４がスナ・ノブショット開始レ
ジスタ１１に、レジスタ１０がスナップショットポイン
トレジスタ１２に対応し、比較回路６が比較回路１４に
対応し、リターン命令デコーダ５がリターン命令デコー
ダ２９に対応し、アドレスカウンタ８がアドレスカウン
タ２２に対応し、遅延回路７が遅延回路１８に対応して
し）る。

スナップショット開始レジスタ１１にスナ・ノブショッ
ト開始アドレスが設定され、又スナ・ノブショットポイ
ントレジスタ１２にスナップショットポイントアドレス
が設定される。セレクタ１３しよ、フリップフロップ１
６のＱ端子が“Ｏ”の時Ｇこスナップショット開始レジ
スタ１１側を選択し、１″の時にスナップショットポイ
ントレジスタ１２側を選択する。

図示を省略したプロセッサからのプログラムメモリアド
レスＰＲＡが比較回路１４に加えられると共に、図示を
省略したプログラムメモリに加えられ、又プログラムカ
ウンタ・クロックＰＣＧＫがフリップフロップ１５．２
３のクロック端子Ｃと遅延回路１Ｂのクロック端子ＧＫ
とに加えられる。又５ＳＳＦは、スナップショット実行
前に、“１”にセントされるフラグであり、又ＸＲ３Ｔ
はリセット信号である。

メモリ２７のアドレス端子ＡＤＲには、セレクタ２６を
介してアドレスカウンタ２２からのアドレス又はプロセ
ッサからの続出アドレスが加えられ、又インバータ２５
の出力信号の書込イネーブル信号＊ＷＥが加えられ、外
部データバスＥＢＵＳを介してデータ端子ＤＡＴＡに加
えられたデータがメモリ２７に書込まれる。

リセット信号ＸＲ３Ｔにより、アドレスカウンタ２２の
クリア端子ＣＬＲにクリア信号が加えられて、初期状態
になるようにクリアされる。

又リターン命令デコーダ２９の禁止入力端子ＩＮ　Ｈに
、フリップフロップ１６のＱ端子出力信号が加えられ、
そのＱ端子出力信号が“１”の場合にリターン命令デコ
ーダ２９は動作状態となり、サブルーチンリターン命令
ＲＴＮをデコードすると、そのデコード出力信号により
フリップフロ・ノブ３０がセントされ、それにより、フ
リップフロップ１６はリセットされる。

第３図は本発明の実施例のタイミングチャートを示し、
（ａ）〜（１１は、第２図の各部の信号ａ　％　ｉの一
例を示し、（Ｊ）は信号ｄの他の例を示す。以下第３図
のタイミングチャートを参照して第・２図の動作を説明
する。

通常のプログラムメモリアクセスに於いては、（＆）に
示すプログラムカウンタ・クロックａ　　（ＰＣＣＫ）
をプログラムカウンタ（図示せず）がカウントアツプし
て、ｆｂｌに示すプログラムメモリアドレスｂ　　（Ｐ
ＲＡ）がＡＯ，ＡＩ、Ａ２．Ａ３．　　・・・のように
歩進される。スナップショット開始アドレスをＳＡとし
、サブルーチンプログラムに於けるスナップショットポ
イントアドレスをＰＡとすると、スナップショット開始
アドレスＳＡはレジスタ１１にセットされ、スナップシ
ョットポイントアドレスＰＡはレジスタ１２にセットさ
れる。

この状態では、クリップフロップ１６のＱ端子出力は“
０”、フリップフロップ２４のＱ端子出力は０′である
から、セレクタ１３はレジスタｌｌ側を選択して比較回
路１４にスナップショット開始アドレスＳＡを加え、又
比較回路１４は動作状態、リターン命令デコーダ２９は
停止状態となっている。この状態で、プログラムメモリ
アドレスｂ　　（ＰＲＡ）がスナップショット開始アド
レスＳＡと比較回路１４で比較され、成る条件のサブル
ーチンコール或いはその直前のアドレスＡ１をスナップ
ショット開始アドレスＳＡとすると、５Ａ＝Ａ　Ｉによ
り、（ｅ）に示すように、−致信号ｅが出力され、この
−致信号ｅはフリップフロップ１５のデータ端子りとア
ンド回路１７とに加えられる。

フリップフロップ１５が次のプログラムカウンタ・クロ
ックａによってセットされると、フリップフロップ１６
もセットされ、そのＱ端子出力信号Ｃはｆｃ）に示すよ
うに“１”となり、スナップショットモードとなる。そ
して、リターン命令デコーダ２９の禁止入力端子Ｉ　Ｎ
　Ｈには１″が加えられることにより動作状態となる。

又フリップフロップ１６のＱ端子出力信号Ｃはアドレス
カウンタ２２のイネーブル端子ＥＮにカウントイネーブ
ル信号として加えられ、クロック端子ＣＫに加えられる
データバスアウト信号ｆ　　（ＤＢＯ）をカウントアツ
プすることになる。又この時点では、フリップフロップ
２４のＱ端子出力信号ｄは＋ｄ）に示すように“０”で
あり、比較回路１４は動作状態をｍ続している。

そして、スナップショットモードとなることにより、セ
レクタ１３はレジスタ１２側を選択して比較回路１４に
加えるので、プログラムメモリアドレスｂ　　（ＰＲＡ
）と、スナップショットポイントアドレスとが比較回路
１４に於いて比較されることになる。

プログラムメモリアドレスｂ　（ＰＲＡ）が歩進されて
、Ａ４＝ＰＡとなると、比較回路１４から（ｅｌに示す
ように一致信号ｅが出力される。この−致信号ｅは、フ
リップフロップ１６のＱ端子出力信号が１″であるから
、アンド回路１７を介して遅延回路１８に加えられる。

遅延回路１８はクロック端子ＣＫに加えられるプログラ
ムカウンタ・クロックａ　（ＰＣＣＫ）に同期して一致
信号ｅを遅延させるもので、シフトレジスタ等により構
成されている。

この遅延回路１８の（ｆ）に示す出力信号ｆがデータバ
スアウト信号ＤＢＯとなるもので、プロセッサに加えら
れ、又アドレスカウンタ２２のクロック端子ＧＫに加え
られ、又メモリ２７にインバータ２５を介して書込イネ
ーブル信号＊ＷＥとして加えられる。アドレスカウンタ
２２からのアドレス信号ｇは、（ｇ）に示すように、Ｔ
ＡＯからＴＡＩに歩進し、このアドレス信号ｇがセレク
タ２６を介してメモリ２７のアドレス端子ＡＤＨに加え
られ、プロセッサから外部データバスＥＢＵＳに出力さ
れた（ｈ）に示すデータｈがメモリ２７に書込まれる。

次にサブルーチンリターン命令ＲＴＮがプログラムメモ
リアドレスｂ　（ＰＲＡ）の八６に読出されたとすると
、そのサブルーチンリターン命令ＲＴＮがリターン命令
デコーダ２９によりデコードされ、そのデコード出力信
号がフリップフロップ３０のデータ端子りに加えられる
ので、次のプログラムカウンタ・クロックａ　　（ＰＣ
ＣＫ）のタイミングでフリップフロップ３０はセットさ
れ、そのｄ端子出力信号は６０゛となる。それによって
フリップフロップ１６はリセットされ、スナップショッ
トモードは終了する。

以下スナップショット開始アドレスと一致したプログラ
ムメモリアドレスＰＲＡとなった後に、スナップショッ
トポイントアドレスとプログラムメモリアドレスＰＲＡ
とが一致した時に、データバスアウト信号ＤＢＯがプロ
セッサに加えられ、プロセッサから外部データバスＥＢ
ＵＳに出力されたデータがメモリ２７に書込まれる。

アドレスカウンタ２２が順次データバスアウト信号ＤＢ
Ｏをカウントアツプし、キャリアウド信号ｉが（１）に
示すように出力されると、メモリ２７の容量−杯にデー
タが書込まれたことになる。そこで、このキャリアウド
信号ｉによりフリップフロップ２３がセットされ、それ
によってフリップフロップ２４がセットされて、そのＱ
端子出力信号ｄが０１に示すように“１゛となるから、
比較回路１４の動作が停止されて、スナップショット禁
止モードとなる。

スセットされたフリップフロップ２４のｄ端子出力信号
が０”となるから、インバートノア回路２１の出力信号
が“０”となり、フリップフロップ１５．１６はリセッ
トされ、遅延回路１８はクリアされる。従って、メモリ
２７にストアされたデータに上書きされることがなくな
る。そして、プロセッサからの続出アドレスがセレクタ
２６を介してメモリ２７に加えられると、外部データバ
スＥＢＵＳにデータ端子ＤＡＴＡからデータが読出され
て出力される。

第４図はプログラムの説明図であり、メインプログラム
に於ける■のサブルーチンコールにより実線矢印で示す
ようにサブルーチンプログラムに移行し、そのサブルー
チンリターン命令ＲＴＮによって実線矢印で示すように
メインプログラムに戻ることになる。又■のサブルーチ
ンコールの場合は、点線矢印で示すように、サブルーチ
ンプログラムに移行し、サブルーチンリターン命令ＲＴ
Ｎによりメインプログラムに戻り、■のサブルーチンコ
ールにより鎖線矢印で示すように、サブルーチンプログ
ラムに移行し、サブルーチンリターン命令ＲＴＮにより
メインプログラムに戻る。

スナップショット開始アドレスＳＡを■のサブルーチン
コールのアドレス或いはその直前に設定し、サブルーチ
ンプログラム中にスナップショットポイントアドレスＰ
Ａを設定したとすると、このスナップショット開始アド
レスＳＡがレジスタ１１にセットされ、スナップショッ
トポイントアドレスＰＡがレジスタ１２にセットされる
。

■のサブルーチンコールに従ってサブルーチンプログラ
ムが実行され、スナフプシ７４　’７トポイントアドレ
スＰＡを通過しても、スナップショット開始アドレスＳ
Ａを通過していないので、比較回路１４ではプログラム
メモリアドレスＰＦＩＡとレジスタ１２にセットされた
スナップショットポイントアドレスＰＡとの比較を行わ
ないから、その時点のデータはメモリ２７にはストアさ
れないことになる。

スナップショット開始アドレスＳＡを通過すると、比較
回路１４からの一致信号ｅによりフリップフロップ１５
．１６がセントされ、スナップショットモードとなり、
■のサブルーチンコールによりサブルーチンプログラム
に移行して、スナップショットポイントアドレスＰＡと
なると、比較回路１４からの一致信号ｅが出力され、遅
延回路１８を介してデータバスアウト信号ＤＢＯがプロ
セッサに加えられ、又メモリ２７のアドレスが歩進され
、書込イネーブル信号＊ＷＥがメモリ２７に加えられて
、スナップショットポイントのデータがプロセッサから
外部データバスＥＢＵＳに出力されて、メモリ２７に書
込まれる。

サブルーチンリターン命令ＲＴＮによりメインプログラ
ムに戻るものであるが、そのサブルーチンリターン命令
ＲＴＮをデコーダ２９でデコードしない場合は、次の■
のサブルーチンコールによりサブルーチンプログラムに
移行し、スナップショットポイントアドレスＰＡを通過
すると、その時点のデータがメモリ２７にストアされる
。

従って、メモリ２７にストアされたデータは、第５図の
（ａｌに示すものとなる。なお、■Ａ　　１＋■Ａ−ｉ
は、サブルーチンコール■、■によるスナップショット
ポイントアドレスＰＡのデータを示し、ｉ　　（１，２
，３，・・・）は、メインプログラムのジャンプスター
トにより繰り返された回数に相当する。この場合、■の
サブルーチンコールによるスナップショットポイントの
データであるか、■のサブルーチンコールによるスナッ
プショットポイントのデータであるかを識別することは
困難である。

そこで、■のサブルーチンコールによりサブルーチンプ
ログラムに移行した時に、スナップショットモードとな
り、そのサブルーチンリターン命令ＲＴＮをデコーダ２
９でデコードし、そのデコード出力信号によってフリッ
プフロップ３０をセットし、それによってフリップフロ
ップ１６をリセットし、次の■のサブルーチンコールに
よりサブルーチンプログラムに移行してスナップショッ
トポイントアドレスＰＡとなっても、その時点のデータ
をメモリ２７にはストアしないようにするものである。

このように、サブルーチンリターン命令ＲＴＮによって
スナップショットモードを元に戻す制御を行うことによ
り、メモリ２７にストアされたデータは、第５図の（ｂ
）に示すものとなる。即ち２■のサブルーチンコールに
よってサブルーチンプログラムに移行した場合のスナッ
プショットポイントのデータのみがストアされることに
なる。又スナップショット開始アドレスＳＡを■のサブ
ルーチンコールに設定すれば、その■のサブルーチンコ
ールによりサブルーチンプログラムに移行した場合のス
ナ・ノブショットポイント リ２７にストアされることになる。従って、どのサブル
ーチンコールによって移行した場合のスナップショット
ポイントのデータであるか判るので、デバッグが容易と
なる。

本発明は前述の実施例の構成に限定されるものではなく
、種々の論理構成を採用することができるものである。

（発明の効果〕 以上説明したように、本発明は、レジスタ４に設定され
たトレース開始アドレスとプログラムメモリアドレスと
が一致した後のサブルーチンプログラムに於いて、その
トレースポイントアドレスとプログラムメモリアドレス
とが一致した時のデータをメモリ３にストアし、サブル
ーチンリターン命令によって、再度トレース開始アドレ
スとプログラムメモリアドレスとが一致するまで、トレ
ースポイントのデータのストアを行わないものであり、
モニタしたいタイミングに於けるデータのみをストアす
ることができるから、デバッグが容易となる利点がある
。

【図面の簡単な説明】

第１図は本発明の原理ブロック図、第２図は本発明の実
施例のブロック図、第３図は本発明の実施例のタイミン
グチャート、第４図はプログラムの説明図、第５図（ａ
）、　（ｂｌはトレースデータの説明図、第６図は従来
例の説明図、第７図はデータバスアウト回路、第８図は
従来例のタイミングチャートである。 ｌはプロセッサ、２はプログラムメモリ、３はトレース
データストア用メモリ、４はレジスタ、５はリターン命
令デコーダ、６は比較回路、７は遅延回路、８はアドレ
スカウンタ、１０はレジスタ、１１はスナップショット
開始レジスタ、１２はスナップショットポイントレジス
タ、１３はセレクタ、１４は比較回路、１５，２３．３
０はＤフリップフロップ、１６．２４はＲ−Ｓフリップ
フロップ、１７はアンド回路、１８は遅延回路、１９〜
２１．２８はインバートノア回路、２２はアドレスカウ
ンタ、２６はセレクタ、２７はメモリ、２９はリターン
命令デコーダである。

Claims (1)

1. 【特許請求の範囲】 プロセッサ（１）とプログラムメモリ（２）とトレース
   データストア用のメモリ（３）とを備え、トレースポイ
   ントに於けるデータを前記メモリ（３）にストアするプ
   ログラムデバッグ方式に於いて、 トレース開始アドレスを設定するレジスタ（４）と、 サブルーチンリターン命令デコーダ（５）とを設け、 前記トレース開始アドレスとプログラムメモリアドレス
   とが一致した後のサブルーチンの前記トレースポイント
   のデータを前記メモリ（３）にストアし、前記サブルー
   チンリターン命令デコーダ（５）によりサブルーチンリ
   ターン命令をデコードした後は、再度前記トレース開始
   アドレスとプログラムメモリアドレスとが一致するまで
   、前記トレースポイントのデータのストアを禁止するこ
   とを特徴とするプログラムデバッグ方式。