JPS6366429B2 - - Google Patents

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Publication number
JPS6366429B2
JPS6366429B2 JP56073182A JP7318281A JPS6366429B2 JP S6366429 B2 JPS6366429 B2 JP S6366429B2 JP 56073182 A JP56073182 A JP 56073182A JP 7318281 A JP7318281 A JP 7318281A JP S6366429 B2 JPS6366429 B2 JP S6366429B2
Authority
JP
Japan
Prior art keywords
region
emitter
emitter region
shaped
base
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired
Application number
JP56073182A
Other languages
English (en)
Other versions
JPS57188869A (en
Inventor
Tsuneto Sekya
Shinichi Ito
Toshio Shigekane
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fuji Electric Co Ltd
Original Assignee
Fuji Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fuji Electric Co Ltd filed Critical Fuji Electric Co Ltd
Priority to JP56073182A priority Critical patent/JPS57188869A/ja
Publication of JPS57188869A publication Critical patent/JPS57188869A/ja
Publication of JPS6366429B2 publication Critical patent/JPS6366429B2/ja
Granted legal-status Critical Current

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Classifications

    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10DINORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D48/00Individual devices not covered by groups H10D1/00 - H10D44/00
    • H10D48/30Devices controlled by electric currents or voltages
    • H10D48/32Devices controlled by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H10D48/34Bipolar devices
    • H10D48/345Bipolar transistors having ohmic electrodes on emitter-like, base-like, and collector-like regions

Landscapes

  • Bipolar Transistors (AREA)
  • Bipolar Integrated Circuits (AREA)

Description

【発明の詳細な説明】 本発明は同一半導体片内にベース、エミツタ間
挿入抵抗およびフローテイングエミツタを備えた
トランジスタに関する。
トランジスタの安定化のために第1図に示すよ
うにベース、エミツタ間に接続される抵抗Rをト
ランジスタと同一半導体片内に拡散抵抗として形
成することがある。一方、トランジスタのASO
(安全動作領域)特性向上のためにエミツタを囲
んでエミツタと同一導電形を示す環状領域、いわ
ゆるフローテイングエミツタを形成することがあ
る。第2図はこの両者を備えたトランジスタを示
し、N形のシリコン板1に拡散法によつて先ずP
形ベース領域2が形成され、さらにその中にN形
エミツタ領域3が形成されている。エミツタ領域
3のほぼ全周を囲んでそれより幅の狭いN形のほ
ぼ環状の帯状領域4がフローテイングエミツタと
して、さらに一端がエミツタ領域3につながりや
はりそれより幅の狭いN形帯状領域5が例えばエ
ミツタ領域の形成を同一の拡散工程によつて形成
されている。帯状領域5の他端6はベース領域2
を覆う図示しない電極に接続されるので、帯状領
域5は第1図のRに相当するエミツタ、ベース間
に挿入された抵抗となる。しかしこの場合フロー
テイングエミツタは完全な環状を形成せず、また
帯状領域5もエミツタとして作用するためフロー
テイングエミツタの効果の存在しないエミツタ領
域3と帯状領域5の結合部付近から二次降伏を起
こしやすい欠点があつた。この欠点を解消するた
め第3図に示すように抵抗となるN形帯状領域5
をエミツタ領域3と離して形成し、エミツタ領域
3をフローテイングエミツタ4で完全に囲み、さ
らに帯状領域5を完全に囲んだN形環状領域9を
設けたものが提案されている。この帯状領域5は
ベース領域2およびエミツタ領域3と環状領域9
または4を絶縁膜を介して越える金属電極7およ
び8によつて接続されている。しかしこのような
構造にしてもエミツタ領域3あるいは帯状領域5
の接続電極8との結合部付近で二次降伏が起りや
すく、その結果良好な破壊耐量を有するものが得
られなかつた。
本発明は同一半導体片内にベース、エミツタ間
挿入抵抗を有し、かつ良好な破壊耐量を示すトラ
ンジスタを提供することを目的とする。
この目的はベース領域内にエミツタ領域と、一
端がエミツタ領域に連結され他端がベース領域と
接続されるエミツタ領域と同一導電形であるがそ
れより小さい横断面を持つ第一の帯状領域と、同
様にエミツタ領域と同一導電形でエミツタ領域の
外周および少なくともエミツタ領域との連結端に
近い第一の帯状領域の外周を間隔を介して取り囲
む第二の帯状領域とを設けることによつて達成さ
れる。
以下図を引用して本発明の実施例について説明
する。第4図において、第2図におけると同様N
形シリコン板1にP形ベース領域2が形成され、
さらにその中にN形エミツタ領域3が形成されて
いる。また一端がエミツタ領域3につながりそれ
より幅の狭いN形帯状領域5が形成されている。
第2図と異なる点はエミツタ領域3を取り囲むほ
ぼ環状の帯状領域4が、エミツタ領域3の外周だ
けでなく他端6においてベース領域2と接続され
てベース、エミツタ間挿入抵抗として役立つ帯状
領域5の外周に沿つて延びている。このフローテ
イングエミツタとして働く帯状領域4は抵抗領域
5の外周を完全に包囲してもよいが、図示のよう
にそのエミツタ領域3との連結場所に近い部分に
設けられるだけでトランジスタの破壊耐量が著し
く改善される。
以上述べたように本発明はトランジスタのベー
ス、エミツタ間挿入抵抗としてベース領域に形成
されるエミツタ領域と同一導電形の帯状領域の一
端をエミツタ領域と連結し、エミツタ領域および
帯状領域の少なくともエミツタ領域との連結端に
近い部分の外周を取り囲んでフローテイングエミ
ツタを設けるものである。本発明によるトランジ
スタにはエミツタ領域とほぼ同電位でフローテイ
ングエミツタに囲まれない帯状抵抗領域の端部あ
るいはエミツタ領域との接続電極が存在しないた
め二次降伏が起り難くなり、破壊耐量が向上す
る。またフローテイングエミツタは必ずしも抵抗
領域の全周を囲む必要がないため、抵抗領域の周
りにフローテイングエミツタを設けない場合に比
しての面積の増加を僅かにすることも可能であ
る。
【図面の簡単な説明】
第1図は本発明の対象であるトランジスタの回
路図、第2図、第3図は従来のトランジスタの二
つの例をそれぞれ示す平面図、第4図は本発明の
実施例を示す平面図である。 2…ベース領域、3…エミツタ領域、4…(フ
ローテイングエミツタ)帯状領域、5…(抵抗)
帯状領域。

Claims (1)

    【特許請求の範囲】
  1. 1 ベース領域内にエミツタ領域と、一端がエミ
    ツタ領域に連結され他端がベース領域に接続され
    たエミツタ領域と同一導電形であるがそれより小
    さい横断面を持つ第一の帯状領域と、同様にエミ
    ツタ領域と同一導電形でエミツタ領域の外周およ
    び少なくともエミツタ領域との連結端に近い第一
    の帯状領域の外周を間隔を介して取り囲む第二の
    帯状領域とを設けたことを特徴とするトランジス
    タ。
JP56073182A 1981-05-15 1981-05-15 Transistor Granted JPS57188869A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP56073182A JPS57188869A (en) 1981-05-15 1981-05-15 Transistor

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JP56073182A JPS57188869A (en) 1981-05-15 1981-05-15 Transistor

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Publication Number Publication Date
JPS57188869A JPS57188869A (en) 1982-11-19
JPS6366429B2 true JPS6366429B2 (ja) 1988-12-20

Family

ID=13510735

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JP56073182A Granted JPS57188869A (en) 1981-05-15 1981-05-15 Transistor

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