JPH0131707B2 - - Google Patents

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JPH0131707B2
JPH0131707B2 JP57029290A JP2929082A JPH0131707B2 JP H0131707 B2 JPH0131707 B2 JP H0131707B2 JP 57029290 A JP57029290 A JP 57029290A JP 2929082 A JP2929082 A JP 2929082A JP H0131707 B2 JPH0131707 B2 JP H0131707B2
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JP
Japan
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region
emitter
transistor
base
emitter region
Prior art date
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Expired
Application number
JP57029290A
Other languages
English (en)
Other versions
JPS58147064A (ja
Inventor
Tsuneto Sekya
Shinichi Ito
Toshio Shigekane
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fuji Electric Co Ltd
Original Assignee
Fuji Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fuji Electric Co Ltd filed Critical Fuji Electric Co Ltd
Priority to JP57029290A priority Critical patent/JPS58147064A/ja
Publication of JPS58147064A publication Critical patent/JPS58147064A/ja
Priority to US07/124,403 priority patent/US4782378A/en
Publication of JPH0131707B2 publication Critical patent/JPH0131707B2/ja
Granted legal-status Critical Current

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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/60—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D10/00 or H10D18/00, e.g. integration of BJTs
    • H10D84/611—Combinations of BJTs and one or more of diodes, resistors or capacitors
    • H10D84/613—Combinations of vertical BJTs and one or more of diodes, resistors or capacitors
    • H10D84/615—Combinations of vertical BJTs and one or more of resistors or capacitors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D48/00—Individual devices not covered by groups H10D1/00 - H10D44/00
    • H10D48/30—Devices controlled by electric currents or voltages
    • H10D48/32—Devices controlled by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H10D48/34—Bipolar devices
    • H10D48/345—Bipolar transistors having ohmic electrodes on emitter-like, base-like, and collector-like regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
    • H10D62/103—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices
    • H10D62/105—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE] 
    • H10D62/106—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE]  having supplementary regions doped oppositely to or in rectifying contact with regions of the semiconductor bodies, e.g. guard rings with PN or Schottky junctions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/101—Integrated devices comprising main components and built-in components, e.g. IGBT having built-in freewheel diode
    • H10D84/121—BJTs having built-in components
    • H10D84/125—BJTs having built-in components the built-in components being resistive elements, e.g. BJT having a built-in ballasting resistor

Landscapes

  • Bipolar Transistors (AREA)
  • Bipolar Integrated Circuits (AREA)

Description

【発明の詳細な説明】 本発明は同一半導体片内にベース、エミツタ間
挿入抵抗を備えたトランジスタに関する。
トランジスタの安定化のために第１図に示すよ
うにベース、エミツタ間に接続される抵抗Ｒをト
ランジスタと同一半導体片内に拡散抵抗として形
成することがある。一方、トランジスタのASO
（安全動作領域）特性向上のためにエミツタを囲
んでエミツタと同一導電形を示す環状領域、いわ
ゆるフローテイングエミツタを形成することがあ
る。第２図はこの両者を備えたトランジスタを示
し、Ｎ形のシリコン板１に拡散法によつて先ずＰ
形ベース領域２が形成され、さらにその中にＮ形
エミツタ領域３が形成されている。エミツタ領域
３を囲んで環状の帯状領域４がフローテイングエ
ミツタとして、さらに別の帯状領域５が抵抗領域
として、エミツタ領域の形成と同一の拡散工程に
よつて形成されている。抵抗領域５はベース領域
２およびエミツタ領域３に設けられたエミツタ電
極とそれぞれ金属電極６および７によつて接続さ
れている。しかし抵抗領域５の最もエミツタ３に
近い部分はエミツタ電極までのインピーダンスが
小さく、エミツタ領域３とほぼ同一の電位を持つ
ているため、実際にはトランジスタとして動作す
る。そしてこの部分から二次降伏を起し、フロー
テイングエミツタを備えた効果が無くなつてしま
うという問題があつた。そこで第３図に示すよう
に抵抗領域５も完全にＮ形環状領域８で囲んだも
のが提案されている。
本発明は上記のような抵抗領域に基づく二次降
伏の防止のためのさらに改善された方策を提供す
ることを目的とする。
この目的はトランジスタのベース領域に、エミ
ツタ領域と、前記のような抵抗領域と、この領域
のうちエミツタ領域に接続される端部およびその
近傍のみの外周に間隔を介して近接するエミツタ
領域と同一導電形の異なる帯状領域とを、それぞ
れ設けることによつて達成される。
以下図を引用して本発明の実施例について説明
する。第３図と同様に第２図と共通の部分には同
一の符号を付した第４図において、抵抗領域とし
ての帯状領域５の電極７によりエミツタ領域３と
接続される端部およびその近傍にのみに近接して
エミツタ領域３、抵抗領域５あるいはフローテイ
ングエミツタ領域４と同様のＮ形帯状領域９が設
けられる。この領域９は上記の各領域とともに同
一の拡散工程により形成することができる。前述
のように抵抗領域５のトランジスタのエミツタ動
作を起し得るのは、エミツタ領域３に近い部分だ
けであるから、その部分の外側にのみフローテイ
ングエミツタとして働く帯状領域９を備えれば、
二次降伏を阻止することができる。このように小
さい帯状領域９のみで有効であるから、面積的に
有利になり、シリコン板１の寸法を小さくするこ
とができる。
以上述べたように本発明はトランジスタのベー
ス、エミツタ間挿入抵抗としてベース領域に形成
されるエミツタ領域と同一導電形の帯状領域の端
部のトランジスタ動作による二次降伏が起きない
ようにその端部の近傍にのみ外側に帯状領域を形
成したもので、ASO特性が強く、しかも半導体
片から不必要な面積部分が取り除かれた半導体材
料利用効率のよいトランジスタとして極めて有効
に使用できる。もちろん上記で例示したNPNト
ランジスタに限定されずPNPトランジスタでも
全く同様に実施できる。
【図面の簡単な説明】
第１図は本発明の対象であるトランジスタの回
路図、第２、第３図は従来のトランジスタの二つ
の例をそれぞれ示す平面図、第４図は本発明の一
実施例を示す平面図である。 ２……ベース領域、３……エミツタ領域、５…
…第一帯状領域（抵抗領域）、６，７……金属電
極、９……第二帯状領域。

Claims (1)

    【特許請求の範囲】
  1. １ ベース領域内に、エミツタ領域と、このエミ
    ツタ領域と同一導電形であつてエミツタ領域とは
    分離されていてしかもその一端がエミツタ領域に
    電極によつて接続されると共に他端はベース領域
    に接続される第一の帯状領域と、さらにこの第一
    の帯状領域のうち前記一端およびその近傍のみの
    外周に間隔を介して近接するエミツタ領域と同一
    導電形の第二の帯状領域とを、それぞれ備えたこ
    とを特徴とするトランジスタ。
JP57029290A 1982-02-25 1982-02-25 トランジスタ Granted JPS58147064A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP57029290A JPS58147064A (ja) 1982-02-25 1982-02-25 トランジスタ
US07/124,403 US4782378A (en) 1982-02-25 1987-11-18 Transistor having integrated stabilizing resistor and method of making thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP57029290A JPS58147064A (ja) 1982-02-25 1982-02-25 トランジスタ

Publications (2)

Publication Number Publication Date
JPS58147064A JPS58147064A (ja) 1983-09-01
JPH0131707B2 true JPH0131707B2 (ja) 1989-06-27

Family

ID=12272110

Family Applications (1)

Application Number Title Priority Date Filing Date
JP57029290A Granted JPS58147064A (ja) 1982-02-25 1982-02-25 トランジスタ

Country Status (2)

Country Link
US (1) US4782378A (ja)
JP (1) JPS58147064A (ja)

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Also Published As

Publication number Publication date
US4782378A (en) 1988-11-01
JPS58147064A (ja) 1983-09-01

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