JPS637014A - コンパレ−タ回路 - Google Patents
コンパレ−タ回路Info
- Publication number
- JPS637014A JPS637014A JP15198986A JP15198986A JPS637014A JP S637014 A JPS637014 A JP S637014A JP 15198986 A JP15198986 A JP 15198986A JP 15198986 A JP15198986 A JP 15198986A JP S637014 A JPS637014 A JP S637014A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- base
- collector
- input
- potential
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/22—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral
- H03K5/24—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude
- H03K5/2409—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using bipolar transistors
- H03K5/2418—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using bipolar transistors with at least one differential stage
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Manipulation Of Pulses (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、コンパレータ回路の改良に関するものであ
る。
る。
第２図は、従来のコンパレータ回路を示し、図において
、１は入力端子、２は出力端子、Ｖｃｃは正電源、■□
は負電源、Ｖｒｅｆはしきい値を決める基準電圧源、Ｑ
ｌ、Ｑ２は入力差動対１ｏをなすトランジスタ、Ｒ１，
Ｒ２はそれぞれトランジスタＱ１．Ｑ２の負荷抵抗、Ｊ
は入力差動対１０に流す電流■を供給する定電流源、Ｑ
３．Ｑ４はカレントミラー２０を構成するトランジスタ
、Ｒ３、Ｒ４はカレントミラー２０の負荷抵抗、Ｑ５゜
Ｑ６はトランジスタＱ３．Ｑ４、抵抗Ｒ３，Ｒ４ととも
にレベルシフタ３０を構成するエミッタフォロワトラン
ジスタ、Ｑｌは出力用オープンコレクタトランジスタ、
Ｒ５はトランジスタＱ７の負荷抵抗である。
、１は入力端子、２は出力端子、Ｖｃｃは正電源、■□
は負電源、Ｖｒｅｆはしきい値を決める基準電圧源、Ｑ
ｌ、Ｑ２は入力差動対１ｏをなすトランジスタ、Ｒ１，
Ｒ２はそれぞれトランジスタＱ１．Ｑ２の負荷抵抗、Ｊ
は入力差動対１０に流す電流■を供給する定電流源、Ｑ
３．Ｑ４はカレントミラー２０を構成するトランジスタ
、Ｒ３、Ｒ４はカレントミラー２０の負荷抵抗、Ｑ５゜
Ｑ６はトランジスタＱ３．Ｑ４、抵抗Ｒ３，Ｒ４ととも
にレベルシフタ３０を構成するエミッタフォロワトラン
ジスタ、Ｑｌは出力用オープンコレクタトランジスタ、
Ｒ５はトランジスタＱ７の負荷抵抗である。
次に動作について説明する。入力端子１にＶｒｅｆより
高い“Ｈ”の信号が入ったとき、トランジスタＱ２はオ
フとなり、トランジスタＱ５のベース電位はほぼ■。と
なる。このときトランジスタＱ３のコレクタ電流は（Ｖ
ｃｃ＋Ｖｔ＊ ２ Ｖａｔ） ／Ｒ３となる。−方、
トランジスタＱ６のベースはトランジスタＱ１がオンす
るためＶｃｃよりＲ１・Ｉだけ下る。そのためトランジ
スタＱ６のエミッタ電流は、（Ｖｃｃ＋Ｖｚｔ ２Ｖ
＋＋ｔ Ｒ１・Ｉ）／Ｒ４となる。トランジスタＱ４
のコレクタ電流はトランジスタＱ３のコレクタ電流と等
しくなるので、Ｒ３−Ｒ４とすると、トランジスタＱ４
のコレクタ電流とトランジスタＱ６のエミッタ電流との
差Ｒ１・Ｉ／Ｒ３がトランジスタＱ７のベースから引き
抜かれる電流Ｉ！＋Ｌとなり、トランジスタＱ７がオフ
し、出力端子２が“Ｈ”となる。
高い“Ｈ”の信号が入ったとき、トランジスタＱ２はオ
フとなり、トランジスタＱ５のベース電位はほぼ■。と
なる。このときトランジスタＱ３のコレクタ電流は（Ｖ
ｃｃ＋Ｖｔ＊ ２ Ｖａｔ） ／Ｒ３となる。−方、
トランジスタＱ６のベースはトランジスタＱ１がオンす
るためＶｃｃよりＲ１・Ｉだけ下る。そのためトランジ
スタＱ６のエミッタ電流は、（Ｖｃｃ＋Ｖｚｔ ２Ｖ
＋＋ｔ Ｒ１・Ｉ）／Ｒ４となる。トランジスタＱ４
のコレクタ電流はトランジスタＱ３のコレクタ電流と等
しくなるので、Ｒ３−Ｒ４とすると、トランジスタＱ４
のコレクタ電流とトランジスタＱ６のエミッタ電流との
差Ｒ１・Ｉ／Ｒ３がトランジスタＱ７のベースから引き
抜かれる電流Ｉ！＋Ｌとなり、トランジスタＱ７がオフ
し、出力端子２が“Ｈ”となる。
−方、入力端子１にＶｒｅｆより低い“Ｌ″の信号が入
ったときは、上記の逆の動作となりＲ２・１／Ｒ３がト
ランジスタＱ７のベースに流れ込む電流■、となり、ト
ランジスタＱ７がオンし、出力端子２がＬ”となる。
ったときは、上記の逆の動作となりＲ２・１／Ｒ３がト
ランジスタＱ７のベースに流れ込む電流■、となり、ト
ランジスタＱ７がオンし、出力端子２がＬ”となる。
従来のコンパレータ回路は、以上のように構成されてい
るので、トランジスタＱ４はトランジスタＱ７をオフす
るために飽和することが必要で、また、トランジスタＱ
１は負荷Ｒ１が接続されているために飽和しやすく、入
力ダイナミックレンジを大きくとれないなどの問題点が
あった。
るので、トランジスタＱ４はトランジスタＱ７をオフす
るために飽和することが必要で、また、トランジスタＱ
１は負荷Ｒ１が接続されているために飽和しやすく、入
力ダイナミックレンジを大きくとれないなどの問題点が
あった。
この発明は上記のような問題点を解消するためになされ
たもので、トランジスタの飽和を防ぎ高速動作ができる
とともに、入力ダイナミックレンジを太き（とることが
できるコンパレータ回路を得ることを目的とする。
たもので、トランジスタの飽和を防ぎ高速動作ができる
とともに、入力ダイナミックレンジを太き（とることが
できるコンパレータ回路を得ることを目的とする。
この発明に係るコンパレータ回路は、レベルシフタを構
成するカレントミラーにおいて、ζラー側のトランジス
タの負荷としてダイオード及び抵抗を用いるようにした
ものである。
成するカレントミラーにおいて、ζラー側のトランジス
タの負荷としてダイオード及び抵抗を用いるようにした
ものである。
また入力差動対の入力トランジスタの負荷抵抗なくした
ものである。
ものである。
この発明においては、レベルシフタはこれを構成するカ
レントミラーの基準側の負荷のエミッタフォロワトラン
ジスタのベースがＨｍ、即ちほぼｖｃｃになったとき、
基準側とカレントミラー側の負荷が等価となり、ミラー
側のトランジスタのコレクタ電位が、基準側のトランジ
スタのコレクタ電位、即ち、共通ベース電位と等しくな
るから、ミラー側の飽和が防止される。
レントミラーの基準側の負荷のエミッタフォロワトラン
ジスタのベースがＨｍ、即ちほぼｖｃｃになったとき、
基準側とカレントミラー側の負荷が等価となり、ミラー
側のトランジスタのコレクタ電位が、基準側のトランジ
スタのコレクタ電位、即ち、共通ベース電位と等しくな
るから、ミラー側の飽和が防止される。
また人力差動対の入力トランジスタの負荷抵抗が除去さ
れているから入力ダイナミックレンジが大きくなる。
れているから入力ダイナミックレンジが大きくなる。
以下、この発明の一実施例を図について説明する。゛第
１図は本発明の一実施例によるコンパレータ回路を示し
、図において、１は入力端子、２は出力端子、ｖＣｃは
正電源、ｖｏは負電源、Ｖｒｅｆはしきい値を決める基
準電圧源、Ｑｌ、Ｑ２は入力差動対１０をなす第５．第
４のトランジスタ、Ｒ２はトランジスタＱ２の負荷抵抗
（第３の抵抗）、Ｊは入力差動対１０に流す電流Ｉを供
給する定電流源であり、上記入力差動対１０、抵抗Ｒ２
及び定電流源Ｊにより入力段５０が構成されている。
１図は本発明の一実施例によるコンパレータ回路を示し
、図において、１は入力端子、２は出力端子、ｖＣｃは
正電源、ｖｏは負電源、Ｖｒｅｆはしきい値を決める基
準電圧源、Ｑｌ、Ｑ２は入力差動対１０をなす第５．第
４のトランジスタ、Ｒ２はトランジスタＱ２の負荷抵抗
（第３の抵抗）、Ｊは入力差動対１０に流す電流Ｉを供
給する定電流源であり、上記入力差動対１０、抵抗Ｒ２
及び定電流源Ｊにより入力段５０が構成されている。
またＱ３．Ｑ４はカレントミラー２０をなす第２、第３
のトランジスタ、Ｒ３，Ｒ４はカレントミラー２０の負
荷抵抗（第１．第２の抵抗）、Ｑ５はトランジスタＱ３
の負荷となるエミッタフォロワトランジスタ（第１のト
ランジスタ）、Ｄ１はトランジスタＱ４の負荷となるダ
イオード、Ｑ７は出力用オーブンコレクタトランジスタ
、Ｒ５はトランジスタＱ７の負荷抵抗、Ｄ２はトランジ
スタＱ７を■、よりｖＩｌｔだけ持ち上げるためのダイ
オードであり、上記カレントミラー２０．トランジスタ
Ｑ５．ダイオードＤ１及び抵抗Ｒ３，Ｒ４によりレベル
シフタ４０が構成されている。
のトランジスタ、Ｒ３，Ｒ４はカレントミラー２０の負
荷抵抗（第１．第２の抵抗）、Ｑ５はトランジスタＱ３
の負荷となるエミッタフォロワトランジスタ（第１のト
ランジスタ）、Ｄ１はトランジスタＱ４の負荷となるダ
イオード、Ｑ７は出力用オーブンコレクタトランジスタ
、Ｒ５はトランジスタＱ７の負荷抵抗、Ｄ２はトランジ
スタＱ７を■、よりｖＩｌｔだけ持ち上げるためのダイ
オードであり、上記カレントミラー２０．トランジスタ
Ｑ５．ダイオードＤ１及び抵抗Ｒ３，Ｒ４によりレベル
シフタ４０が構成されている。
次に動作について説明する。入力端子１にＶｒｅｆより
高い“Ｈ″の信号が入ったとき、トランジスタＱ２はオ
フとなり、トランジスタＱ５のベースはほぼｖｃｃとな
り、このとき該トランジスタＱ５はアノードがｖｃｃに
接続されたダイオードと等価となる。Ｒ３＝Ｒ４とする
とトランジスタＱ３゜Ｑ４のコレクタ電位は等しくなり
、ｖ！Ｅ惨よりＶ□分高い電位になる。このことにより
トランジスタＱ７のベース電位も■。よりｖＩｌｔだけ
上昇し、ダイオードＤ２によりゃはり■。よりｖＩｌｔ
分高いそのエミッタ電位と同電位となり、トランジスタ
Ｑ７はオフし、出力端子２は１Ｈ”となる。
高い“Ｈ″の信号が入ったとき、トランジスタＱ２はオ
フとなり、トランジスタＱ５のベースはほぼｖｃｃとな
り、このとき該トランジスタＱ５はアノードがｖｃｃに
接続されたダイオードと等価となる。Ｒ３＝Ｒ４とする
とトランジスタＱ３゜Ｑ４のコレクタ電位は等しくなり
、ｖ！Ｅ惨よりＶ□分高い電位になる。このことにより
トランジスタＱ７のベース電位も■。よりｖＩｌｔだけ
上昇し、ダイオードＤ２によりゃはり■。よりｖＩｌｔ
分高いそのエミッタ電位と同電位となり、トランジスタ
Ｑ７はオフし、出力端子２は１Ｈ”となる。
−方、入力端子１にＶｒｅｆより低い“Ｌ”の信号が入
ったときは、トランジスタＱ２はオンとなり、トランジ
スタＱ５のベースはＶＣＣよりＲ２・Ｉだけ下る。この
ためトランジスタＱ３のコレクタ電流は（Ｖｃｃ＋’Ｖ
Ｈ２Ｖｍｉ Ｒ２・Ｉ ） ／ Ｒ３となる。このと
きダイオードＤ１を流れる電流は（Ｖｃｃ ＋ Ｖｔｔ
３ Ｖａｔ） ／ Ｒ４となり、Ｒ３＝Ｒ４，Ｒ２
・Ｉ＞Ｖ□とすると、この２つの電流の差（Ｒ２・Ｉ−
Ｖ□）／Ｒ３がトランジスタＱ７のベースに流れ込む電
流Ｉ□となり、トランジスタＱ７はオンし、出力端子２
は“Ｌ”となる。
ったときは、トランジスタＱ２はオンとなり、トランジ
スタＱ５のベースはＶＣＣよりＲ２・Ｉだけ下る。この
ためトランジスタＱ３のコレクタ電流は（Ｖｃｃ＋’Ｖ
Ｈ２Ｖｍｉ Ｒ２・Ｉ ） ／ Ｒ３となる。このと
きダイオードＤ１を流れる電流は（Ｖｃｃ ＋ Ｖｔｔ
３ Ｖａｔ） ／ Ｒ４となり、Ｒ３＝Ｒ４，Ｒ２
・Ｉ＞Ｖ□とすると、この２つの電流の差（Ｒ２・Ｉ−
Ｖ□）／Ｒ３がトランジスタＱ７のベースに流れ込む電
流Ｉ□となり、トランジスタＱ７はオンし、出力端子２
は“Ｌ”となる。
トランジスタＱ４のコレクタ電位は、入力信号“Ｈ”の
ときベース電位と等しく、入力信号“Ｌ”のときｖｏよ
り２Ｖｍｚ分高くなり、いずれの場合もトランジスタＱ
４は飽和しない。またトランジスタＱ１のコレクタはｖ
Ｃｃに接続されているので、入力、即ちベース電位がＶ
ＣＣまで上ってもコレクタ、ベースが同電位となるだけ
で、トランジスタＱ１は飽和しない。
ときベース電位と等しく、入力信号“Ｌ”のときｖｏよ
り２Ｖｍｚ分高くなり、いずれの場合もトランジスタＱ
４は飽和しない。またトランジスタＱ１のコレクタはｖ
Ｃｃに接続されているので、入力、即ちベース電位がＶ
ＣＣまで上ってもコレクタ、ベースが同電位となるだけ
で、トランジスタＱ１は飽和しない。
なお、上記実施例では、出力段にオーブンコレクタ及び
負荷抵抗を使用したものを示したが、負荷抵抗の代りに
能動負荷を用いてもよいし、オーブンコレクタ以外の出
力形式を用いてもよく、上記実施例と同様の効果を奏す
る。
負荷抵抗を使用したものを示したが、負荷抵抗の代りに
能動負荷を用いてもよいし、オーブンコレクタ以外の出
力形式を用いてもよく、上記実施例と同様の効果を奏す
る。
以上のように、この発明に係るコンパレータ回路によれ
ば、カレントミラー側のトランジスタと入力差動対の入
力側のトランジスタが不飽和になるように構成したので
、高速動作が可能となり、゛ 入力ダイナミッ
クレンジ を大きくできるという効果がある。
ば、カレントミラー側のトランジスタと入力差動対の入
力側のトランジスタが不飽和になるように構成したので
、高速動作が可能となり、゛ 入力ダイナミッ
クレンジ を大きくできるという効果がある。
第１図は、この発明の一実施例によるコンパレータ回路
を示す図、第２図は従来のコンパレータ回路を示す図で
ある。 図において、Ｒ５，Ｒ３，Ｒ４，Ｒ２，Ｒ１は第１．第
２．第３．第４．第５のトランジスタ、Ｄｌはダイオー
ド、Ｒ３，Ｒ４，Ｒ２は第１．第２、第３の抵抗、４０
はレベルシフタ、５０は入力段、１は入力端子、２は出
力端子、１０は入力差動対、２０はカレントミラー、Ｖ
ｃｃは正電源、Ｖｙｙは負電源である。 なお図中同一符号は同−又は相当部分を示す。
を示す図、第２図は従来のコンパレータ回路を示す図で
ある。 図において、Ｒ５，Ｒ３，Ｒ４，Ｒ２，Ｒ１は第１．第
２．第３．第４．第５のトランジスタ、Ｄｌはダイオー
ド、Ｒ３，Ｒ４，Ｒ２は第１．第２、第３の抵抗、４０
はレベルシフタ、５０は入力段、１は入力端子、２は出
力端子、１０は入力差動対、２０はカレントミラー、Ｖ
ｃｃは正電源、Ｖｙｙは負電源である。 なお図中同一符号は同−又は相当部分を示す。
Claims (2)
- （１）コレクタが正電源に接続されエミッタフォロアを
なす第１のトランジスタと、 エミッタが負電源にコレクタがベースに接続されダイオ
ードをなす第２のトランジスタと、上記第１のトランジ
スタのエミッタと上記第２のトランジスタのコレクタ及
びベースとの間に接続された第１の抵抗と、 ベースが上記第２のトランジスタのコレクタ及びベース
にエミッタが上記負電源に接続された第３のトランジス
タと、 アノードが上記正電源に接続されたダイオードと、 該ダイオードのカソードと上記第３のトランジスタのコ
レクタとの間に接続された第２の抵抗とで構成されるレ
ベルシフタを備えたことを特徴とするコンパレータ回路
。 - （２）上記レベルシフタの前段には、 上記第１のトランジスタのベースと上記正電源との間に
接続された第３の抵抗と、 コレクタが上記第１のトランジスタのベースにベースが
基準電圧源に接続された第４のトランジスタと、 エミッタが上記第４のトランジスタのエミッタにコレク
タが上記正電源に接続されベースが入力端子となる第５
のトランジスタと、 上記第４、第５のトランジスタの共通のエミッタと上記
負電源との間に接続された定電源とで構成された入力段
が設けられていることを特徴とする特許請求の範囲第１
項記載のコンパレータ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15198986A JPH0834415B2 (ja) | 1986-06-27 | 1986-06-27 | コンパレ−タ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15198986A JPH0834415B2 (ja) | 1986-06-27 | 1986-06-27 | コンパレ−タ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS637014A true JPS637014A (ja) | 1988-01-12 |
| JPH0834415B2 JPH0834415B2 (ja) | 1996-03-29 |
Family
ID=15530628
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15198986A Expired - Lifetime JPH0834415B2 (ja) | 1986-06-27 | 1986-06-27 | コンパレ−タ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0834415B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01208014A (ja) * | 1988-02-15 | 1989-08-22 | Matsushita Electric Ind Co Ltd | スイッチ回路 |
| US6191635B1 (en) | 1998-09-03 | 2001-02-20 | Telefonaktiebolaget Lm Ericsson | Level shifting circuit having a fixed output common mode level |
-
1986
- 1986-06-27 JP JP15198986A patent/JPH0834415B2/ja not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01208014A (ja) * | 1988-02-15 | 1989-08-22 | Matsushita Electric Ind Co Ltd | スイッチ回路 |
| US6191635B1 (en) | 1998-09-03 | 2001-02-20 | Telefonaktiebolaget Lm Ericsson | Level shifting circuit having a fixed output common mode level |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0834415B2 (ja) | 1996-03-29 |
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