JPH0352248B2 - - Google Patents
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- JPH0352248B2 JPH0352248B2 JP56197531A JP19753181A JPH0352248B2 JP H0352248 B2 JPH0352248 B2 JP H0352248B2 JP 56197531 A JP56197531 A JP 56197531A JP 19753181 A JP19753181 A JP 19753181A JP H0352248 B2 JPH0352248 B2 JP H0352248B2
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- current
- base
- collector
- emitter
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/34—DC amplifiers in which all stages are DC-coupled
- H03F3/343—DC amplifiers in which all stages are DC-coupled with semiconductor devices only
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Amplifiers (AREA)
Description
【発明の詳細な説明】
本発明はきわめて低い電源電圧のもとで安定に
動作するカレントミラー回路を提供するものであ
る。
動作するカレントミラー回路を提供するものであ
る。
第１図は従来よりよく知られているカレントミ
ラー回路の結線図である。同図において、入力端
子Ｘを介してトランジスタ１のコレクタ側から基
準電流が供給され、トランジスタ２，３，４のコ
レクタから、それぞれ出力端子Y1，Y2，Y3を介
して基準電流に比例した出力電流を取り出す様に
構成されている。
ラー回路の結線図である。同図において、入力端
子Ｘを介してトランジスタ１のコレクタ側から基
準電流が供給され、トランジスタ２，３，４のコ
レクタから、それぞれ出力端子Y1，Y2，Y3を介
して基準電流に比例した出力電流を取り出す様に
構成されている。
ところで、第１図において、トランジスタ５は
入力電流と出力電流のマツチングを出来る限り向
上させる目的で用いられている。例えば前記トラ
ンジスタ５を用いない場合にはトランジスタ１の
ベースとコレクタを接続することによつて最も一
般的なカレントミラー回路が構成出来る訳である
が、その場合には基準入力電流の多くがトランジ
スタ１，２，３，４のベース電流となつてしま
い、例えば各トランジスタの直流電流増幅率を１
０とすると基準電流を100μA与えて各出力端子か
ら100μAの出力電流を取り出そうとしても、実際
には70μAしか取り出すことが出来ず、しかも入
力電流と出力電流の比率が各トランジスタの直流
電流増幅率に左右されるので、精密さを要求され
る様なカレントミラー回路では前記トランジスタ
５は不可欠であつた。
入力電流と出力電流のマツチングを出来る限り向
上させる目的で用いられている。例えば前記トラ
ンジスタ５を用いない場合にはトランジスタ１の
ベースとコレクタを接続することによつて最も一
般的なカレントミラー回路が構成出来る訳である
が、その場合には基準入力電流の多くがトランジ
スタ１，２，３，４のベース電流となつてしま
い、例えば各トランジスタの直流電流増幅率を１
０とすると基準電流を100μA与えて各出力端子か
ら100μAの出力電流を取り出そうとしても、実際
には70μAしか取り出すことが出来ず、しかも入
力電流と出力電流の比率が各トランジスタの直流
電流増幅率に左右されるので、精密さを要求され
る様なカレントミラー回路では前記トランジスタ
５は不可欠であつた。
ところが、前記トランジスタ５を用いることに
よつて、プラス側給電端子Ｂに印加される電源電
圧の下限値が上昇してしまうという問題があつ
た。
よつて、プラス側給電端子Ｂに印加される電源電
圧の下限値が上昇してしまうという問題があつ
た。
例えば、トランジスタ１のベースとコレクタを
接続した形では電源電圧が1V以下になつても充
分に動作するが、トランジスタ５を用いた場合に
は電源電圧が1.4Vよりも低くなると、トランジ
スタ５およびトランジスタ１のベース電流が流れ
なくなつてしまい、動作しなくなるという問題が
あつた。
接続した形では電源電圧が1V以下になつても充
分に動作するが、トランジスタ５を用いた場合に
は電源電圧が1.4Vよりも低くなると、トランジ
スタ５およびトランジスタ１のベース電流が流れ
なくなつてしまい、動作しなくなるという問題が
あつた。
入力電流と出力電流のマツチングを向上させた
カレントミラー回路としては第１図の回路の他に
有名なウイルソン型カレントミラー回路がある
が、この回路も電源電圧としてトランジスタのベ
ース・エミツタ間電圧の２倍以上を必要とし、同
様の問題があつた。
カレントミラー回路としては第１図の回路の他に
有名なウイルソン型カレントミラー回路がある
が、この回路も電源電圧としてトランジスタのベ
ース・エミツタ間電圧の２倍以上を必要とし、同
様の問題があつた。
本発明のカレントミラー回路は以上の様な問題
を解消するものである。
を解消するものである。
第２図は本発明の一実施例に係るカレントミラ
ー回路の回路結線図である。第２図において、ト
ランジスタ１のベースとコレクタが接続され、同
コレクタは基準電流入力端子Ｘに接続され、同エ
ミツタは抵抗６を介してプラス側給電線路Baに
接続されている。前記トランジスタ１のベースに
はトランジスタ２のベースが接続され、前記トラ
ンジスタ２のエミツタは抵抗７を介してプラス側
給電線路Baに接続され、同コレクタは前記トラ
ンジスタ１および前記トランジスタ２と相補型の
NPNトランジスタ８のベースに接続されている。
ー回路の回路結線図である。第２図において、ト
ランジスタ１のベースとコレクタが接続され、同
コレクタは基準電流入力端子Ｘに接続され、同エ
ミツタは抵抗６を介してプラス側給電線路Baに
接続されている。前記トランジスタ１のベースに
はトランジスタ２のベースが接続され、前記トラ
ンジスタ２のエミツタは抵抗７を介してプラス側
給電線路Baに接続され、同コレクタは前記トラ
ンジスタ１および前記トランジスタ２と相補型の
NPNトランジスタ８のベースに接続されている。
また、前記トランジスタ２のエミツタにはトラ
ンジスタ９のエミツタが接続され、前記トランジ
スタ９のベースは前記トランジスタ８のコレクタ
に接続され、同コレクタは第１の電流出力端子
Y1に接続されている。前記トランジスタ９のベ
ースにはトランジスタ１０およびトランジスタ１
１のベースが接続され、前記トランジスタ１０，
１１のエミツタは、それぞれ抵抗１２，１３を介
してプラス側給電線路Baに接続され、前記トラ
ンジスタ１０，１１のコレクタはそれぞれ第２、
第３の電流出力端子Y2，Y3に接続されている。
ンジスタ９のエミツタが接続され、前記トランジ
スタ９のベースは前記トランジスタ８のコレクタ
に接続され、同コレクタは第１の電流出力端子
Y1に接続されている。前記トランジスタ９のベ
ースにはトランジスタ１０およびトランジスタ１
１のベースが接続され、前記トランジスタ１０，
１１のエミツタは、それぞれ抵抗１２，１３を介
してプラス側給電線路Baに接続され、前記トラ
ンジスタ１０，１１のコレクタはそれぞれ第２、
第３の電流出力端子Y2，Y3に接続されている。
なお、前記トランジスタ８のエミツタはマイナ
ス側給電線路Caに接続されている。
ス側給電線路Caに接続されている。
さて、第２図の回路において、抵抗６，７，１
２，１３の抵抗値がそれぞれR6，R7，R12，R13
であり、トランジスタ１，２，８，９，１０，１
１の直流電流増幅率がそれぞれβ1，β2，β8，β9，
β10，β11でベース・エミツタ間電圧がそれぞれ
VBE1，VBE2，VBE8，VBE9，VBE10，VBE11で、コレ
クタ電流がそれぞれI1，I2，I8，I9，I10，I11であ
つたとすると、基準電流入力端子Ｘから吸い込ま
れる基準電流Ixと、第１、第２、第３の電流出力
端子Y1，Y2，Y3から流し出される出力電流Iy1，
Iy2，Iy3（各出力端子には負荷が接続されているも
のとする。）の関係は次の様にして求めることが
出来る。
２，１３の抵抗値がそれぞれR6，R7，R12，R13
であり、トランジスタ１，２，８，９，１０，１
１の直流電流増幅率がそれぞれβ1，β2，β8，β9，
β10，β11でベース・エミツタ間電圧がそれぞれ
VBE1，VBE2，VBE8，VBE9，VBE10，VBE11で、コレ
クタ電流がそれぞれI1，I2，I8，I9，I10，I11であ
つたとすると、基準電流入力端子Ｘから吸い込ま
れる基準電流Ixと、第１、第２、第３の電流出力
端子Y1，Y2，Y3から流し出される出力電流Iy1，
Iy2，Iy3（各出力端子には負荷が接続されているも
のとする。）の関係は次の様にして求めることが
出来る。
Ix＝I1（１＋１／β1）＋I2／β2 ……(1)
R6I1（１＋１／β1）＋VBE1
＝R7｛I2（１＋１／β2）＋I9（１＋１／β9）｝＋
VBE2 ……(2) I2β8＝I8 ……(3) I8＝I9／β9＋I10／β10＋I11／β11 ……(4) R7｛I2（１＋１／β2）＋I9（１＋１／β9）｝＋VBE9 ＝R12I10（１＋１／β10）＋VBE10 ……(5) R12I10（１＋１／β10）＋VBE10 ＝R13I11（１＋１／β11）＋VBE11 ……(6) I9＝Iy1 ……(7) I10＝Iy2 ……(8) I11＝Iy3 ……(9) (3)，(4)式より、 I2＝１／β8（I9／β9＋I10／β10＋I11／β11）……
(10) (1)，(2)，(7)，(10)式より、 Iy1＝Ix−１／β8｛R7／R6（１＋１／β2）＋
１／β2｝（Iy2／β10＋Iy3／β11）＋VBE1−VBE2／R6
／R7／R6（１＋１／β9）＋１／β8β9｛R7／R6（１＋
１／β2）＋１／β2｝……(11) (1)，(2)，(5)，(8)，(10)式より、 Iy2＝Ix−１／β2β8（Iy1／β9＋Iy3／β11）
＋１／β6（VBE9−VBE10＋VBE1−VBE2）／R12／R6（１
＋１／β10）＋１／β2β8β10……(12) (1)，(2)，(5)，(9)，(10)式より、 Iy3＝Ix１／β2β8（Iy1／β9＋Iy2／β10）＋
１／R6（VBE9−VBE10＋VBE1−VBE2）／R13／R6（１＋１
／β11）＋１／β2β8β11……(13) ここで、β2，β8，β9，β10，β11はいずれも10よ
りも大きく、トランジスタ９，１０，１１のエミ
ツタ電流密度がほぼ等しくなる様にそれぞれのエ
ミツタ面積が設定されているものとすると、 Iy1≒Ix＋VBE1−VBE2／R6／R7／R6（１＋１／β9）…
…(14) Iy2≒Ix＋VBE1−VBE2／R6／R12／R6（１＋１／β10）
……(15) Iy3≒Ix＋VBE1−VBE2／R6／R13／R6（１＋１／β11）
……(16) 第２図において、トランジスタ２のエミツタ電
流密度をトランジスタ１のそれと同じにすること
によつて、(14)〜(16)式のVBE1とVBE2を等しくす
ることが出来る。例えば第３図に示す様にトラン
ジスタ８のベース・エミツタ間に抵抗を接続した
り、第４図の様にトランジスタ２のコレクタ電流
の一部を別の定電流回路によつて引き込むことに
よつてVBE1とVBE2の差を零にすることが出来る
し、トランジスタ１とトランジスタ２のエミツタ
面積を異ならせることによつても可能である。
VBE2 ……(2) I2β8＝I8 ……(3) I8＝I9／β9＋I10／β10＋I11／β11 ……(4) R7｛I2（１＋１／β2）＋I9（１＋１／β9）｝＋VBE9 ＝R12I10（１＋１／β10）＋VBE10 ……(5) R12I10（１＋１／β10）＋VBE10 ＝R13I11（１＋１／β11）＋VBE11 ……(6) I9＝Iy1 ……(7) I10＝Iy2 ……(8) I11＝Iy3 ……(9) (3)，(4)式より、 I2＝１／β8（I9／β9＋I10／β10＋I11／β11）……
(10) (1)，(2)，(7)，(10)式より、 Iy1＝Ix−１／β8｛R7／R6（１＋１／β2）＋
１／β2｝（Iy2／β10＋Iy3／β11）＋VBE1−VBE2／R6
／R7／R6（１＋１／β9）＋１／β8β9｛R7／R6（１＋
１／β2）＋１／β2｝……(11) (1)，(2)，(5)，(8)，(10)式より、 Iy2＝Ix−１／β2β8（Iy1／β9＋Iy3／β11）
＋１／β6（VBE9−VBE10＋VBE1−VBE2）／R12／R6（１
＋１／β10）＋１／β2β8β10……(12) (1)，(2)，(5)，(9)，(10)式より、 Iy3＝Ix１／β2β8（Iy1／β9＋Iy2／β10）＋
１／R6（VBE9−VBE10＋VBE1−VBE2）／R13／R6（１＋１
／β11）＋１／β2β8β11……(13) ここで、β2，β8，β9，β10，β11はいずれも10よ
りも大きく、トランジスタ９，１０，１１のエミ
ツタ電流密度がほぼ等しくなる様にそれぞれのエ
ミツタ面積が設定されているものとすると、 Iy1≒Ix＋VBE1−VBE2／R6／R7／R6（１＋１／β9）…
…(14) Iy2≒Ix＋VBE1−VBE2／R6／R12／R6（１＋１／β10）
……(15) Iy3≒Ix＋VBE1−VBE2／R6／R13／R6（１＋１／β11）
……(16) 第２図において、トランジスタ２のエミツタ電
流密度をトランジスタ１のそれと同じにすること
によつて、(14)〜(16)式のVBE1とVBE2を等しくす
ることが出来る。例えば第３図に示す様にトラン
ジスタ８のベース・エミツタ間に抵抗を接続した
り、第４図の様にトランジスタ２のコレクタ電流
の一部を別の定電流回路によつて引き込むことに
よつてVBE1とVBE2の差を零にすることが出来る
し、トランジスタ１とトランジスタ２のエミツタ
面積を異ならせることによつても可能である。
いま、説明を簡単にするためにVBE1＝VBE2が成
立しているものとすると、R6＝R7＝R12＝R13に
設定して、β9，β10，β11がいずれも10であると仮
定した場合、Ixが100μAであれば、出力電流Iy1，
Iy2，Iy3はいずれも90μAとなり、第１図のトラン
ジスタ１のベース・コレクタ間を短絡した場合に
比べて（先に述べた様に、その場合は100μAの入
力電流に対して70μAの出力電流となる。）、マツ
チングが良くなつている。
立しているものとすると、R6＝R7＝R12＝R13に
設定して、β9，β10，β11がいずれも10であると仮
定した場合、Ixが100μAであれば、出力電流Iy1，
Iy2，Iy3はいずれも90μAとなり、第１図のトラン
ジスタ１のベース・コレクタ間を短絡した場合に
比べて（先に述べた様に、その場合は100μAの入
力電流に対して70μAの出力電流となる。）、マツ
チングが良くなつている。
また、(14)，(15)，(16)式からも明らかな様に本
発明のカレントミラー回路では、抵抗７，１２，
１３の抵抗値を抵抗８の抵抗値の数分の１に設定
して出力電流を入力電流の数倍以上にしたとして
も、入力基準電流Ixに対する出力電流のマツチン
グが悪くなることはない。
発明のカレントミラー回路では、抵抗７，１２，
１３の抵抗値を抵抗８の抵抗値の数分の１に設定
して出力電流を入力電流の数倍以上にしたとして
も、入力基準電流Ixに対する出力電流のマツチン
グが悪くなることはない。
これは、トランジスタ９，１０，１１にとつて
必要なベース電流が入力基準電流から直接供給さ
れるのではなくて、トランジスタ８を介して供給
されるためである。
必要なベース電流が入力基準電流から直接供給さ
れるのではなくて、トランジスタ８を介して供給
されるためである。
さて、第２図の回路において、例えば抵抗７の
両端に100mVの電圧降下をもたせたとしても、
トランジスタ９のベース・エミツタ間電圧が
0.65V程度であり、トランジスタ８の飽和電圧が
0.2V以下であるから、電源電圧が1Vよりも低く
なつたとしても充分に動作する。
両端に100mVの電圧降下をもたせたとしても、
トランジスタ９のベース・エミツタ間電圧が
0.65V程度であり、トランジスタ８の飽和電圧が
0.2V以下であるから、電源電圧が1Vよりも低く
なつたとしても充分に動作する。
なお、第２図においては３個の電流出力端子が
設けられているが、これらは必要に応じて増設す
ることも可能であるし、トランジスタ１０，１
１、抵抗１２，１３を省いて１個の電流出力端子
とすることも可能である。
設けられているが、これらは必要に応じて増設す
ることも可能であるし、トランジスタ１０，１
１、抵抗１２，１３を省いて１個の電流出力端子
とすることも可能である。
第３図は本発明の別の実施例を示したもので、
ここではトランジスタ１とトランジスタ１０のエ
ミツタ電流密度がほぼ同じになる様に設定し、さ
らにトランジスタ２とトランジスタ９のエミツタ
電流密度がほぼ同じになる様に設定されている。
ここではトランジスタ１とトランジスタ１０のエ
ミツタ電流密度がほぼ同じになる様に設定し、さ
らにトランジスタ２とトランジスタ９のエミツタ
電流密度がほぼ同じになる様に設定されている。
すなわち、(12)式において、
VBE1−VBE2＝VBE10−VBE9 ……(17)
が成立するので、VBE1とVBE2の差電圧によるミ
スマツチングが解消される。
スマツチングが解消される。
また、第３図の回路ではトランジスタ９のコレ
クタ電流を出力電流として利用していないが、必
要に応じて、出力電流として取り出すことも出来
る。
クタ電流を出力電流として利用していないが、必
要に応じて、出力電流として取り出すことも出来
る。
第４図もまた本発明の別の実施例を示す回路結
線図で、電流出力トランジスタ１０，１１，１４
のエミツタ面積を３対２の広さに設定して出力端
子Y2，Y3，Y4から取り出すことの出来る電流値
を決めており、さらにトランジスタ９のコレクタ
電流の半分の値の電流をトランジスタ２のコレク
タから、トランジスタ１５によつて吸い込む様に
構成されている。また、基準電流のほぼ３分の１
の電流をトランジスタ１のベースにそのベースが
接続されたトランジスタ１６ののコレクタから出
力端子Y0を介して取り出す様に構成されている。
線図で、電流出力トランジスタ１０，１１，１４
のエミツタ面積を３対２の広さに設定して出力端
子Y2，Y3，Y4から取り出すことの出来る電流値
を決めており、さらにトランジスタ９のコレクタ
電流の半分の値の電流をトランジスタ２のコレク
タから、トランジスタ１５によつて吸い込む様に
構成されている。また、基準電流のほぼ３分の１
の電流をトランジスタ１のベースにそのベースが
接続されたトランジスタ１６ののコレクタから出
力端子Y0を介して取り出す様に構成されている。
ところで、第２図、第３図、第４図に示した本
発明の実施例は、いずれも電流電圧が1Vよりも
低くなつても動作するが、本発明の応用範囲は必
らずしも1V以下の電源電圧のもとで動作させる
カレントミラー回路に限定される訳ではなく、第
１図に示した従来のカレントミラー回路に本発明
を適用することによつて、さらにマツチング精度
を向上させることも出来る。
発明の実施例は、いずれも電流電圧が1Vよりも
低くなつても動作するが、本発明の応用範囲は必
らずしも1V以下の電源電圧のもとで動作させる
カレントミラー回路に限定される訳ではなく、第
１図に示した従来のカレントミラー回路に本発明
を適用することによつて、さらにマツチング精度
を向上させることも出来る。
例えば、Ｄ−Ａコンバータなどにしばしば見ら
れる様に微少基準電流をもとにして、多くの出力
端子に精度の良い定電流出力を供給する場合には
本発明のカレントミラー回路を適用することによ
り、きわめて高いマツチング精度を実現すること
が出来る。
れる様に微少基準電流をもとにして、多くの出力
端子に精度の良い定電流出力を供給する場合には
本発明のカレントミラー回路を適用することによ
り、きわめて高いマツチング精度を実現すること
が出来る。
第５図は本発明の更に別の実施例として10ビツ
トのＤ−Ａコンバータ用のカレントミラー回路の
構成例を示したもので、すでに説明した様に、ト
ランジスタ１のエミツタ電流密度とトランジスタ
１０，１１，１７，１８，１９，２０，２１，２
２，２３，２４のエミツタ電流密度が同じになる
様に設定し、さらにトランジスタ２のエミツタ電
流密度と、トランジスタ９のエミツタ電流密度が
同じになる様に設定しておくことによつて、それ
ぞれのトランジスタのベース・エミツタ間電圧の
差を零にすることが出来、しかもトランジスタ１
およびトランジスタ２のベース電流はトランジス
タ５によつて供給され、トランジスタ９〜１１，
１７〜２４のベース電流はトランジスタ８によつ
て供給されるので、基準入力電流の殆んどがトラ
ンジスタ１のコレクタに供給され、出力端子Y2
〜Y11から非常にマツチング精度の良い出力電流
を取り出すことが出来る。
トのＤ−Ａコンバータ用のカレントミラー回路の
構成例を示したもので、すでに説明した様に、ト
ランジスタ１のエミツタ電流密度とトランジスタ
１０，１１，１７，１８，１９，２０，２１，２
２，２３，２４のエミツタ電流密度が同じになる
様に設定し、さらにトランジスタ２のエミツタ電
流密度と、トランジスタ９のエミツタ電流密度が
同じになる様に設定しておくことによつて、それ
ぞれのトランジスタのベース・エミツタ間電圧の
差を零にすることが出来、しかもトランジスタ１
およびトランジスタ２のベース電流はトランジス
タ５によつて供給され、トランジスタ９〜１１，
１７〜２４のベース電流はトランジスタ８によつ
て供給されるので、基準入力電流の殆んどがトラ
ンジスタ１のコレクタに供給され、出力端子Y2
〜Y11から非常にマツチング精度の良い出力電流
を取り出すことが出来る。
なお、第２図〜第５図に示した本発明の実施例
では、いずれも出力トランジスタとしてPNPト
ランジスタを用いているが、これらをすべて
NPNトランジスタに置き換え、トランジスタ８，
１５などをPNPトランジスタに置き換えても同
様の効果が期待出来ることはいうまでもない。
では、いずれも出力トランジスタとしてPNPト
ランジスタを用いているが、これらをすべて
NPNトランジスタに置き換え、トランジスタ８，
１５などをPNPトランジスタに置き換えても同
様の効果が期待出来ることはいうまでもない。
以上をまとめると、本発明はコレクタ側から入
力端子（前述の実施例のＸに相当）を介して基準
電流が供給され、エミツタが一方の給電線路に接
続された第１のトランジスタ（同１に相当）と、
ベースが前記第１のトランジスタのベースに接続
され、エミツタが抵抗（同７に相当）を介して前
記給電線路に接続された第２のトランジスタ（同
２に相当）と、前記第１および第２のトランジス
タと相補型であつて、ベース電流が前記第２のト
ランジスタのコレクタから給電される第３のトラ
ンジスタ（同８に相当）と、エミツタが前記第２
のトランジスタのエミツタに接続され、ベース電
流が前記第３のトランジスタのコレクタから給電
される第４のトランジスタ（同９に相当）を備え
たことを特徴とするもので、実施例では、さら
に、ベースが前記第４のトランジスタのベースに
接続され、エミツタが前記給電線路に接続された
第５のトランジスタ（同１０に相当）と、ベース
が前記第４のトランジスタのベースに接続され、
エミツタが前記給電線路に接続された第６のトラ
ンジスタ（同１１に相当）、同様構成の第７〜第
14のトランジスタを備えている。
力端子（前述の実施例のＸに相当）を介して基準
電流が供給され、エミツタが一方の給電線路に接
続された第１のトランジスタ（同１に相当）と、
ベースが前記第１のトランジスタのベースに接続
され、エミツタが抵抗（同７に相当）を介して前
記給電線路に接続された第２のトランジスタ（同
２に相当）と、前記第１および第２のトランジス
タと相補型であつて、ベース電流が前記第２のト
ランジスタのコレクタから給電される第３のトラ
ンジスタ（同８に相当）と、エミツタが前記第２
のトランジスタのエミツタに接続され、ベース電
流が前記第３のトランジスタのコレクタから給電
される第４のトランジスタ（同９に相当）を備え
たことを特徴とするもので、実施例では、さら
に、ベースが前記第４のトランジスタのベースに
接続され、エミツタが前記給電線路に接続された
第５のトランジスタ（同１０に相当）と、ベース
が前記第４のトランジスタのベースに接続され、
エミツタが前記給電線路に接続された第６のトラ
ンジスタ（同１１に相当）、同様構成の第７〜第
14のトランジスタを備えている。
また、第２図の実施例では前記第４、第５、第
６のトランジスタのコレクタから出力電流を取り
出す様に構成されているが、第３図の実施例では
前記第４のトランジスタのコレクタにはマイナス
側給電線路Caから給電する様に構成されている。
６のトランジスタのコレクタから出力電流を取り
出す様に構成されているが、第３図の実施例では
前記第４のトランジスタのコレクタにはマイナス
側給電線路Caから給電する様に構成されている。
この様に本発明のカレントミラー回路は第２の
トランジスタのコレクタ電流を相補型の第３のト
ランジスタのベースに供給し、前記第３のトラン
ジスタのコレクタ電流を少なくとも第４のトラン
ジスタのベース電流として供給する様に構成され
ているので、きわめて低い電源電圧のもとでマツ
チング精度を高めることが出来るだけでなく、比
較的高い電源電圧のもとで使用した場合にも、高
精度のマツチングを維持しつつ、少ない基準電流
をもとに多くの出力電流を得ることが出来るな
ど、大なる効果を奏するものである。
トランジスタのコレクタ電流を相補型の第３のト
ランジスタのベースに供給し、前記第３のトラン
ジスタのコレクタ電流を少なくとも第４のトラン
ジスタのベース電流として供給する様に構成され
ているので、きわめて低い電源電圧のもとでマツ
チング精度を高めることが出来るだけでなく、比
較的高い電源電圧のもとで使用した場合にも、高
精度のマツチングを維持しつつ、少ない基準電流
をもとに多くの出力電流を得ることが出来るな
ど、大なる効果を奏するものである。
第１図は従来例を示す回路結線図、第２図、第
３図、第４図および第５図は、それぞれ本発明の
各実施例に係るカレントミラー回路の回路結線図
である。 １，２，８，９，１０，１１，１４〜２４……
トランジスタ、７……抵抗、Ba……プラス側給
電線路、Ca……マイナス側給電線路。
３図、第４図および第５図は、それぞれ本発明の
各実施例に係るカレントミラー回路の回路結線図
である。 １，２，８，９，１０，１１，１４〜２４……
トランジスタ、７……抵抗、Ba……プラス側給
電線路、Ca……マイナス側給電線路。
Claims (1)
- 【特許請求の範囲】 １ コレクタ側から基準電流が供給され、エミツ
タが一方の給電線路に接続された第１のトランジ
スタと、ベースが前記第１のトランジスタのベー
スに接続され、エミツタが抵抗を介して前記給電
線路に接続された第２のトランジスタと、前記第
１および第２のトランジスタと相補型であつて、
エミツタが他方の給電線路に接続され、ベース電
流が前記第２のトランジスタのコレクタから給電
される第３のトランジスタと、エミツタが前記第
２のトランジスタのエミツタに接続され、ベース
電流が前記第３のトランジスタのコレクタから給
電される第４のトランジスタを備え、前記第４の
トランジスタのコレクタから出力電流を取り出す
よう構成してなるカレントミラー回路。 ２ コレクタ側から基準電流が供給され、エミツ
タが一方の給電線路に接続された第１のトランジ
スタと、ベースが前記第１のトランジスタのベー
スに接続され、エミツタが抵抗を介して前記給電
線路に接続された第２のトランジスタと、前記第
１および第２のトランジスタと相補型であつて、
エミツタが他方の給電線路に接続され、ベース電
流が前記第２のトランジスタのコレクタから給電
される第３のトランジスタと、エミツタが前記第
２のトランジスタのエミツタに接続され、ベース
電流が前記第３のトランジスタのコレクタから給
電される第４のトランジスタと、ベースが前記第
４のトランジスタのベースに接続され、エミツタ
が前記給電線路に接続された第５のトランジスタ
を備え、前記第４のトランジスタのコレクタには
他方の給電線路から給電するとともに、前記第５
のトランジスタのコレクタから出力電流を取り出
すよう構成してなるカレントミラー回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56197531A JPS5897911A (ja) | 1981-12-07 | 1981-12-07 | カレントミラ−回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56197531A JPS5897911A (ja) | 1981-12-07 | 1981-12-07 | カレントミラ−回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5897911A JPS5897911A (ja) | 1983-06-10 |
| JPH0352248B2 true JPH0352248B2 (ja) | 1991-08-09 |
Family
ID=16376011
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56197531A Granted JPS5897911A (ja) | 1981-12-07 | 1981-12-07 | カレントミラ−回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5897911A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6961639B2 (en) | 2002-01-29 | 2005-11-01 | Recif, Societe Anonyme | Apparatus and process for identification of characters inscribed on a semiconductor wafer containing an orientation mark |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3904976A (en) * | 1974-04-15 | 1975-09-09 | Rca Corp | Current amplifier |
-
1981
- 1981-12-07 JP JP56197531A patent/JPS5897911A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6961639B2 (en) | 2002-01-29 | 2005-11-01 | Recif, Societe Anonyme | Apparatus and process for identification of characters inscribed on a semiconductor wafer containing an orientation mark |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5897911A (ja) | 1983-06-10 |
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