JPS6370285A - 画面分割表示回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、画面を複数に分割して表示可能な画面分割表
示回路に係り、特にコストが安く、使用部品数が制限さ
れるパーソナルコンピュータなどの小規模の装置用とし
て好適な画面分割表示回路に関する。

〔従来の技術〕

従来の装置は、公開特許公報昭５９−１２７０９３号に
記載のように、表示するデータを格納したメモリとＶＲ
ＡＸ　（画面表示用メモリ）とは別個であり表示データ
格納メモリからＶＲＡＭへのデータ転送はｎｕＡ（ダイ
レクト・メモリ・アクセス）を使用しているため、回路
が複雑でかつ規模が犬でありパーソナルコンピュータな
どの小規模装置では実現できないという問題があった。

〔発明が解決しようとする問題点〕

上記従来技術は１表示しようとするデータを毎回表示デ
ータ格納メモリからＶＲＡＭへとＤＭＡにより転送する
必要があるため、データを転送するための複雑な回路が
必要となり、画面を分割表示しない場合に比べ非常に回
路規模が太きいという問題があった。

本発明の目的は、小規模の回路を追加するだけで装置全
体の回路規模が制限されるパーソナルコンピュータなど
の小規模装置において画面分割表示を可能にすることに
ある。

〔問題点を解決するための手段〕

上記目的は、　ＶＲＡＭをアクセスするｃＲｒｃ　（画
面表示制御回路）の表示用メモリアドレスをＣＲＴＣと
ＶＲＡＭの間で変換するための制御を行うことにより達
成される。

〔作用〕

ＣＲＴＣはＶＲＡＭに対して表示用メモリアドレスを出
力し、ＶＲＡＭはそのアドレスに対応するデータを出力
する。従って、論理的に複数ページに分割したＶＲＡＭ
に対しＣＲＴＣから出力されるアドレスを、一定値毎に
飛び飛びにＶＲＡＭに入力することＫよりＶＲＡＭ全体
をアクセスし％ＶＲＡＭ全体の内容を表示することが可
能である。また、　ＣＲＴＣから出力されるアドレスを
複数ページのうち特定の１ページに入力することにより
分割された１ページのみのＶＲＡＭの内容を読み出して
表示することも可能である。

従って上記のように、複数のページに分割した画ＷＵ全
同時に表示することも、特定のページのみを表示するこ
とも可能である。

〔実施例〕

以下、本発明の一実施例を第１図〜第５図により説明す
る。

第１図は画面を４分割する場合の本発明の一実施例の回
路ブロック図で、１はｃｐｒｃ　（画面表示制御回路）
、＋−０〜１−１２はＣＲＴＣＩが出力する表示メモリ
アドレス、２は出力バス幅８ビツトで１２、２８８バイ
トＲＡＭで構成するＶＲＡＭ（画面表示用メモリ）、２
−０〜２−１５はＶＲＡＭ２へのアドレス入力、３はＣ
ＰＵ、５−１は画面を分割して表示するか歪かを制御す
るためにＣＰＵ　３が出力する信号。

３−２は画面分割をしない場合に表示するＶＲＡＭ２上
のページを指定するためにＣＰＵ　５が出力する信号、
４はＣＲＴＣＩへ入力する基本動作クロック信号を発生
するための発振回路、４−１は発振回路４が発生するク
ロック信号をＣＲＴＣＩに入力するだめの信号、５は画
面分割を行う場合にＶＲＡＭ２のアドレス人力２−１２
および３−１３に入力する信号を生成するための回路、
５−１は画面分割をしない場合に２−１２に接続される
信号、５−２は同じ（２−１３に接続される信号、６は
１の出力するメモリアドレスを一部変換するためのスイ
ッチ回路でＣＰＵ　Ｓにより制御可能な３個のスイッチ
を内蔵する。７はＶＲＡＭ２から出力される８ビツト幅
のデータ出力、８は８ビツト幅のデータをシリアル変換
するシフトレジスタ（パラレル／シリアル変換器）、９
はシフトレジスタｑの出力で表示装置へと接続される。

第２図は、上記実施例におけるＶＲＡＭ２のアドレスお
よび分割された各ページのアドレスを示す。

アドレスは１６進数で示す。

第３図は、上記実施例における表示画面の構成（表示ド
ツト数、および縦・横各１行に必要なＶＲＡＭのバイト
数）を行す。

第４図は第２図における第１ページの画面上におけるＶ
ＲＡＭのアドレス（１６進数で表わす）を示し、各バイ
ト毎に左が最上位ビット、右が最下位ビットであること
を示す。

第５図は第２図におけるＶＲＡＭを分割しないで一括表
示した場合の画面上におけるＶＲＡＭのアドレス（１６
進数で表わす）を示し、横方向は２ドツト毎に、縦方向
は第４図における横行の２行毎に表示されることを示す
。

分割表示をしないとき、つまり、第２図に示すいずれか
のページのうち１ページだけを表示するときＩｔｌＣＰ
ＵＳは３−１を介して６のスイッチ（５個ある）を第１
図において各々下側の端子側に接続する。この結果、１
−５は２−５と接続される。

また、ＣＰＵ　３は同時に３−２を介して回路５を制御
し、５−１および５−２に表示すべき第２図に示すＶＲ
ＡＭ２のいずれかのページを指定する信号を出力する。

ページを指定する際の５−１および５−２の各信号の組
合せを第６図に示す。この結果、５−１と２−１２およ
び５−２と２−１３が接続される。ＶＲＡＭ２は２−０
〜２−１５に入力されるアドレスに対応するデータを７
を介してシフトレジスタ８に出力し９によりシリアルデ
ータとして表示装置へと出力される。ＶＲＡＭ２の第１
ページがＣＰＵ５により指定された場合は第４図に示す
画面となり表示される。

分割表示を行うとき、つまり第５図に示すように画面を
４等分し、画面の左上に第２図に示すＶＲＡＭ２の第１
ページを表示し、右上に同じく第２ページを、左下に第
３ページを、右下に第４ページを表示する場合は、　Ｃ
ＰＵ　５は５−１を介して６のスイッチ（５個ある）を
第１図において各々上側の端子側に接続する。この結果
、１−５は２−１２と、１−１２は２−１３と接続され
、２−５はＧＮＤと接続される。また、ＣＰＵ５は同時
に３−１を介して基本クロック発振回路４を制御し、該
発振回路４は分割表示を行わない場合に比べ２倍の周波
数のクロック信号を４−１を介して１に出力する。従っ
て、ＣＲＴＣｌは分割表示を行わない場合に比べ２倍の
スピードで動作しＶＲＡＭ２に表示メモリアドレスを出
力し、ＶＲＡＭ２も分割表示を行わない場合に比べ２倍
のスピードでデータを出力する。しかし、シフトレジス
タ８はいずれの場合でも一定の速度でデータをシリアル
変換するためＶＲＡＭ　２から入力されるデータは２ビ
ツト毎に９に出力されるため横方向のデータ表示はＶＲ
ＡＭ２の各バイトとも第５図に示すように２ドツト毎に
表示される。また、縦方向のデータ表示はスイッチ６に
よりＣＲＴＣｌの表示メモリアドレスが一部変換される
ため第５図に示すように第４図に比べ２行毎に表示され
第２図に示す複数のページが１つの画面に表示される。

〔発明の効果〕

本発明によれば、簡単な回路により画面の分割表示およ
び分割された各ページ単独の表示が行えるため、パーソ
ナルコンピュータなどの小規模な装置においても画面分
割表示が簡単に行える。

【図面の簡単な説明】

第１図は本発明の一実施例を示す回路ブロック第２図は
ＶＲＡＭの構成およびアドレスを示す説明図、第３図は
表示画面構成を示す説明図、第４図は第１ページの画面
アドレス構成を示す説明図。 第５図は分割表示時の画面アドレス構成を示す説明図、
第６図は非分割表示時のページ指定信号の組合せを示す
説明図、である。 １・・・・・・・・・・・・・・・・・・・・・・・−
・・画面表示制御回路（ｃＲｒｃ　）１−０〜１−１２
・・・・・・表示メモリアドレス出力２・・・・・・・
・・・・・・・・・・・・・・・・・・・・画面表示用
メモＩＪ　（ＶＲＡＭ　）２−０〜２−１３・・・・・
・アドレス入力３・・・・・・・・・・・・・・・・・
・・・・・・−・・マイクロプロセッサ４・・・・・・
・・・・・−・・・・・・・・・・・・・・発振回路５
・・・・・・・・・・・・・・・・・・・・・・・−・
・ページ指定レジスタ６・・・・・−・・・・−・・・
・・・・・・・・・・・信号変換スイッチ回路８・・・
・・・・・・・・・・・・・・・・・・・・・・・・パ
ラレル／シリアル変換回路（シフトレジスタ） 兇１図 粥２図　　　　　　第６図 粥５図 ２５６ドツト （５２パイトン 凭４図 兇５図 ８ごンｈ

Claims (1)

【特許請求の範囲】
1. １、画面表示制御回路と、画面表示用メモリと、マイク
   ロプロセッサと、から成り、該プロセッサの指示により
   前記画面表示制御回路が画面表示用メモリに対して表示
   用メモリアドレスを出力して該メモリから表示用データ
   を読み出し、画面に表示するようにした画面表示回路に
   おいて、前記画面表示用メモリは、そのメモリ領域が複
   数ページを構成するようにアドレスを割付けられており
   、複数ページのうちの特定ページだけを読み出して画面
   に表示する場合と、複数ページを同じ１画面に分割表示
   する場合とで、前記画面表示制御回路が画面表示用メモ
   リに対して出力するメモリアドレスを、前記プロセッサ
   の指示により、その途中で切り換えて変換するアドレス
   切変変換回路を設け、複数ページを１画面に分割表示可
   能にしたことを特徴とする画面分割表示回路。