JPS6372149A - Ｃｍｏｓ集積回路 - Google Patents
Ｃｍｏｓ集積回路Info
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- JPS6372149A JPS6372149A JP62228132A JP22813287A JPS6372149A JP S6372149 A JPS6372149 A JP S6372149A JP 62228132 A JP62228132 A JP 62228132A JP 22813287 A JP22813287 A JP 22813287A JP S6372149 A JPS6372149 A JP S6372149A
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- polycrystalline silicon
- wiring
- drain
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
- H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
- H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
- H10D84/85—Complementary IGFETs, e.g. CMOS
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はａＭｏｓ＄積回路において基本的なＣＭ ＯＳ
）ランジスタ対の構造に関するものである。
）ランジスタ対の構造に関するものである。
従来のシリコングー）ＣＭＯ日集積回路の断面図を第１
図に示す。ここには基本的な回路としてａＭｏｓインバ
ータが示されている。ＰチャネルトランジスタはＰ型多
結晶シリコン１２をゲートとし、リース１１、ドレイン
１３のＰ−１、基板のＮ一層から成り、−万Ｎチャネル
トランジスタはＮ型多結晶シリコン１５をゲートとし、
リース１４、ドレイン１６の１１層、基板となるＰ−ウ
ェル層から成っている。この時ゲート配置＃Ｊ１２、及
び１５の接続にはアルミニウムによる接続がなされ、ま
た各ドレイン１３及び１６の接続にもアルミニウムが用
いられている。、１８がこのドレイン間配憩でろり、１
７はリースに接続する一万の電源配線、１９はソースに
接続する他方の電源配線であ少、いずれもアルミニウム
が用いられている。
図に示す。ここには基本的な回路としてａＭｏｓインバ
ータが示されている。ＰチャネルトランジスタはＰ型多
結晶シリコン１２をゲートとし、リース１１、ドレイン
１３のＰ−１、基板のＮ一層から成り、−万Ｎチャネル
トランジスタはＮ型多結晶シリコン１５をゲートとし、
リース１４、ドレイン１６の１１層、基板となるＰ−ウ
ェル層から成っている。この時ゲート配置＃Ｊ１２、及
び１５の接続にはアルミニウムによる接続がなされ、ま
た各ドレイン１３及び１６の接続にもアルミニウムが用
いられている。、１８がこのドレイン間配憩でろり、１
７はリースに接続する一万の電源配線、１９はソースに
接続する他方の電源配線であ少、いずれもアルミニウム
が用いられている。
しかしながらパターンの微細化により、リース・ドレイ
ン層の接合深さの浅くなる中で、このアルミニラムによ
る配線は接合における突き抜けなどの問題を提起し、そ
のため第２図に示される如く多結晶シリコンによるリー
ス、ドレインとのコンタクトが行なわれるようになって
いる。Ｐチャネルトランジスタのリース・ドレイン層は
多結晶シリコン２１．２５によりコンｌりされ、Ｎチャ
ネルトランジスタのリース・ドレイン層は多結晶シリコ
ン２４．２６によりコンタクトされている。
ン層の接合深さの浅くなる中で、このアルミニラムによ
る配線は接合における突き抜けなどの問題を提起し、そ
のため第２図に示される如く多結晶シリコンによるリー
ス、ドレインとのコンタクトが行なわれるようになって
いる。Ｐチャネルトランジスタのリース・ドレイン層は
多結晶シリコン２１．２５によりコンｌりされ、Ｎチャ
ネルトランジスタのリース・ドレイン層は多結晶シリコ
ン２４．２６によりコンタクトされている。
この時各ドレイン２３及び２６の接続にはアルミニウム
２８が用いられ、電源配線はアルミニウム２７，２？か
ら各リース２１．２４４１１（接続されていゐ。最も電
源配線に関して言えば、アルミニウムが接合において突
き抜けＴも、基板との電位が同じ場付には問題ないので
、リースをアルミニウム゛のままにして置くことができ
る。
２８が用いられ、電源配線はアルミニウム２７，２？か
ら各リース２１．２４４１１（接続されていゐ。最も電
源配線に関して言えば、アルミニウムが接合において突
き抜けＴも、基板との電位が同じ場付には問題ないので
、リースをアルミニウム゛のままにして置くことができ
る。
不発明は第２図においてアルミニウムでなされているド
レイン間配線ヲ多結晶シリコンで行なおうとするもので
あり、その目的は、集積回路における集積密度の同上で
ろり、発明の壺旨は、ゲート配線、及びドレイン層に接
触する配線に多結晶シリコン！ｆ１ヲ用い、相補的なト
ランジスタ対のドレイジ間配線にこの多結晶シリコン屓
を用いることである。先述した如く、基板と同電位の電
源配線がなさするリース層は、この技術を用いることも
できれはアルミニウムによる従来の配線を行なうことも
できる。
レイン間配線ヲ多結晶シリコンで行なおうとするもので
あり、その目的は、集積回路における集積密度の同上で
ろり、発明の壺旨は、ゲート配線、及びドレイン層に接
触する配線に多結晶シリコン！ｆ１ヲ用い、相補的なト
ランジスタ対のドレイジ間配線にこの多結晶シリコン屓
を用いることである。先述した如く、基板と同電位の電
源配線がなさするリース層は、この技術を用いることも
できれはアルミニウムによる従来の配線を行なうことも
できる。
本発明の０Ｍ０８集積回路の断面図を第３図に示す。第
２図との相違点はドレイン層に接触する配線が多結晶シ
リコン層でなさｎるとともに、ドレイン間配線をも多結
晶シ゛リコン層（３３−５６）で行なっていることであ
る。
２図との相違点はドレイン層に接触する配線が多結晶シ
リコン層でなさｎるとともに、ドレイン間配線をも多結
晶シ゛リコン層（３３−５６）で行なっていることであ
る。
本発明のｃｕｏｓ＊′ｎｔ回路は、第３図かられかるよ
うに基本的なトランジスタ部分に、′Ｆｒｆ、源配線を
除いてアルミニウムを必要としない。逆に言えばトラン
ジスタの上部を配線領域として使うことができるのでそ
ｎだけ集積密度を同上させることができる他、パターン
自体の微細化にも本発明の構造は適する。
うに基本的なトランジスタ部分に、′Ｆｒｆ、源配線を
除いてアルミニウムを必要としない。逆に言えばトラン
ジスタの上部を配線領域として使うことができるのでそ
ｎだけ集積密度を同上させることができる他、パターン
自体の微細化にも本発明の構造は適する。
第３図における基本的なＣＭＯＢトランジスタ対の等価
回路を第４図に示す。符号はｍ３図と同一である。ドレ
イン間接続を行う多結晶シリコン層に順方向のダイオー
ド４１が付随することか特徴的であ不。このダイオード
は゛必ず順方向で動作するため回路上何ら支障・をも、
たらさ°ない。
回路を第４図に示す。符号はｍ３図と同一である。ドレ
イン間接続を行う多結晶シリコン層に順方向のダイオー
ド４１が付随することか特徴的であ不。このダイオード
は゛必ず順方向で動作するため回路上何ら支障・をも、
たらさ°ない。
第５図に２個のインバータの接続例を示す。
インバータ５１−５５−５２からインバータ５４−５６
−５５へのゲート配線は、Ｐチャネルトランジスタ５１
のドレイン層に接触するＰ型多結晶シリコン層によりＰ
チャネルトランジスタ５４のゲート配線がなされ、Ｎチ
ャネルトランジスタ５２のドレイン層に接続するＮ型多
結晶シリコン層によりＮチャネルトランジスタ５５のゲ
ート配線がなされている。
−５５へのゲート配線は、Ｐチャネルトランジスタ５１
のドレイン層に接触するＰ型多結晶シリコン層によりＰ
チャネルトランジスタ５４のゲート配線がなされ、Ｎチ
ャネルトランジスタ５２のドレイン層に接続するＮ型多
結晶シリコン層によりＮチャネルトランジスタ５５のゲ
ート配線がなされている。
ところで、０ＭＯ８集積回路におけるトランジスタ対は
、共にそのゲート配線として同型の多結晶シリコンを採
用することができる。従つ１、本発明のＣＭＯ８集積回
路は更に次の趣旨に立脚する。そｎはゲート配線に第一
の伝導ｍの多結晶シリコン層、ドレイン層に接触する配
線に、第一及び第二の伝導型の多結晶シリコン層を用い
、相補的なトランジスタ対のドレイン間配線にこの２−
及び第二の伝導型の多結晶シリコン層の直列接続を用い
ることである。
、共にそのゲート配線として同型の多結晶シリコンを採
用することができる。従つ１、本発明のＣＭＯ８集積回
路は更に次の趣旨に立脚する。そｎはゲート配線に第一
の伝導ｍの多結晶シリコン層、ドレイン層に接触する配
線に、第一及び第二の伝導型の多結晶シリコン層を用い
、相補的なトランジスタ対のドレイン間配線にこの２−
及び第二の伝導型の多結晶シリコン層の直列接続を用い
ることである。
ｗＪ６図に上記本発明のｃＭｏｓ集積回路の断面図を示
す。第３図との相違点はＰチャネルトランジスタのゲー
ト６２が３２と異なり、第一の伝導型としての多結晶シ
リコンで配線されていることである。この図においては
６２を除いて６１乃至６９は第３図において３２を除く
３１乃至５９と七の槽底において同一である。例えばド
レイン層は第一及び第二の伝導型としてＮ型及びＰ型の
多結晶シリコンＭ６６．６５を用い、この多結晶シリコ
ン層は直列接続されている。
す。第３図との相違点はＰチャネルトランジスタのゲー
ト６２が３２と異なり、第一の伝導型としての多結晶シ
リコンで配線されていることである。この図においては
６２を除いて６１乃至６９は第３図において３２を除く
３１乃至５９と七の槽底において同一である。例えばド
レイン層は第一及び第二の伝導型としてＮ型及びＰ型の
多結晶シリコンＭ６６．６５を用い、この多結晶シリコ
ン層は直列接続されている。
ｗＩＩｚ図にこの第６図におけ、４ｏｕｏｓトランジス
タ対（ＯＭＯＥ＋インバータ）の２個の接続ｆ：増す６
ＣＭＯＢインバー７７１−７３−７２のゲートはどちら
もＮ型多結晶シリコンで配線され、そのドレインには順
方向ダイオード７３が寄息し、そのダイオードのＮ型領
域のＮ型多結晶シリコンに、ＣＭＯＳインバータ７４−
７６−７５のゲートのＮ型多結晶シリコンが接続さｎ、
ている。
タ対（ＯＭＯＥ＋インバータ）の２個の接続ｆ：増す６
ＣＭＯＢインバー７７１−７３−７２のゲートはどちら
もＮ型多結晶シリコンで配線され、そのドレインには順
方向ダイオード７３が寄息し、そのダイオードのＮ型領
域のＮ型多結晶シリコンに、ＣＭＯＳインバータ７４−
７６−７５のゲートのＮ型多結晶シリコンが接続さｎ、
ている。
第８図に他のＣ１ＭＯＳインバータの２個の接続例を示
す。こｎは第一の伝導型としてＰ型の多結晶シリコン１
．第二の伝導型としてＮ増の多結晶シリコンを用いた例
である。１０Ｍ０Ｂインパーツ８１−８３−８２のゲー
トはどちらもＰ型多結晶シリコンで配線され、そのドレ
インには順方向ダイオード８３が寄生し、そのダイオー
ドのＰ型領域のＰ型多結晶シリコンに、０Ｍ０Ｓインバ
ータ８４−８６−８５のゲートのＰ型多結晶シリコンが
接続されている。
す。こｎは第一の伝導型としてＰ型の多結晶シリコン１
．第二の伝導型としてＮ増の多結晶シリコンを用いた例
である。１０Ｍ０Ｂインパーツ８１−８３−８２のゲー
トはどちらもＰ型多結晶シリコンで配線され、そのドレ
インには順方向ダイオード８３が寄生し、そのダイオー
ドのＰ型領域のＰ型多結晶シリコンに、０Ｍ０Ｓインバ
ータ８４−８６−８５のゲートのＰ型多結晶シリコンが
接続されている。
ところでＮｍの多結晶シリコンをゲートとするＰチャネ
ルトランジスタはＰＭの多結晶シリコンをゲートとする
場合より１． Ｄ Ｖ程度囲体電圧が高く、又、Ｐ型の
多結晶シリコンをゲートとするＮチャネルトランジスタ
はＮ型の多結晶シリコンをゲートする場合より１．Ｏｖ
程度閾値電圧が高くなる。つ″！クインパータの反転電
位が１．０ｖ程度シフトする。逆にこの性質は、インバ
ータの反転電位が問題となるレベルシフター、入出力イ
ンターフェイス等の回路として有効である。勿論本発明
の構成によれは、ＣＭ’０８集積回路において集積密度
の同上が飛躍的に図られ、本発明の目的は充分に達成さ
・れる。
ルトランジスタはＰＭの多結晶シリコンをゲートとする
場合より１． Ｄ Ｖ程度囲体電圧が高く、又、Ｐ型の
多結晶シリコンをゲートとするＮチャネルトランジスタ
はＮ型の多結晶シリコンをゲートする場合より１．Ｏｖ
程度閾値電圧が高くなる。つ″！クインパータの反転電
位が１．０ｖ程度シフトする。逆にこの性質は、インバ
ータの反転電位が問題となるレベルシフター、入出力イ
ンターフェイス等の回路として有効である。勿論本発明
の構成によれは、ＣＭ’０８集積回路において集積密度
の同上が飛躍的に図られ、本発明の目的は充分に達成さ
・れる。
以上の如く本発明のＣＭＯＢ集積回路は、相補的なトラ
ンジスタ対のドレイン間配線に多結晶シリコン層を用い
ることにより、高集積化を実現したものでろり、特に基
本的なセル構造として２個のインバータを有するｃｕｏ
ｓランダムアクセスメモリに応用すると有効で゛ある
。
ンジスタ対のドレイン間配線に多結晶シリコン層を用い
ることにより、高集積化を実現したものでろり、特に基
本的なセル構造として２個のインバータを有するｃｕｏ
ｓランダムアクセスメモリに応用すると有効で゛ある
。
第１図は従来のＣ！ＭＯ８集積回路の断面図。
第２図は従来の０Ｍ０８ｆｉｙｔ回路の断面図。
２２・・・Ｐチャネルトランジスタのゲート、２５・・
・Ｎチャネルトランジスタのゲート、第３図は本発明の
ＣＭＯ８集積回路の断面図。 ３１．３２．５５・・・各Ｐチャネルトランジスタのリ
ース、ゲート、ド レイン、 ３４．３５．５６・・・各Ｎチャネルトランジスタのリ
ース、ゲート、ド レイン、 ５７．３９・・・電源配線、 第４図は第３図の等何回路。 第５図は第３図におけるＣＭＯＳインノ（−夕の２個の
接続回路例。 第６図は本発明の０Ｍ０ＥＩ集積回路の断面図。 第７図は第６図におけるＣＭＯＳインバータの２個の接
続回路例。 第８図は他のＣＭＯＳインバータの２個のｉａ回路例。 以 上 ＩＥ願人 セイコーエプソン株式会社 代理人 弁理士 最 上 務 ””ｆｊ １１．．１（ 第２図 第３図 第４図 第５図 第６図 第７図 第８図 手続補正書く自発） 昭和 年 月 日 喝 特許庁長官 小 川 邦 夫 殿 ＣＭ ０ Ｓ集積回路 ３、補正する者 事件との関係 出願人 東京都新宿区西新宿２丁目４番１号 （２３６）セイコーエプソン株式会社 代表取締役 中 村 恒 也 ４、代理人 ５、補正の対象 明 細 書（全文補正） 明細書 １、発明の名称 ＣＭＯ３Ｉ積回路 ２、特許請求の範囲 ゲート配線及びドレイン層に接触する配線に多結晶シリ
コン層を用い、前記ゲート配線としてそれぞれ第１導電
型の第１及び第２多結晶シリコン層またはそれぞれ第２
導電型の第１及び第２多結晶シリコン層を有する相補的
なトランジスタ対の第１導電型のＭＯＳ）ランジスタの
ドレイン層からの引出し配線としての第１導電型の第３
多結晶シリコン層と第２導電型のＭＯ３＋−ランジスタ
のドレイン層からの引出し配線としての第２導電型の第
４多結晶シリコン層とが直接接続されてなり前記第３多
結晶シリコン層から前記第４多結晶シリコン層への１方
向の電気的導通がなされることを特徴とするＣＭＯ５集
積回路。 ３、発明の詳細な説明 本発明はＣＭ’Ｏ３集積回路において基本的な０ＭＯ３
）ランジスタ対の構造に関するものである。 従来のシリコンゲー１− ＣＭ ＯＳ集積回路の断面図
を第１図に示す。ここには基本的な回路としてＣＭＯＳ
インバータが示されている。Ｐチャネルトランジスタは
Ｐ型多結晶シリコン１２をゲートとじ、ソース１１、ド
レイン１３のＰ°層、基板のＮ一層から成り、一方Ｎチ
ャネル！・ランジスタはＮ型多結晶シリコン１５をゲー
Ｉ・とじ、ソース１４、ドレイン１６のＮ°層、基板と
なるＰ−ウェル層から成っている。この時ゲート配線１
２、及び１５の接続にはアルミニウムによる接続がなさ
れ、また各ドレイン１３及び１６の接続にもアルミニウ
ムが用いられている。１Σ（がこのドレイ、 ン間配
線であり、１７はソースに接続する一方の電源配線、１
９はソースに接続する他方の電源配線であり、いずれも
アルミニウムが用いられている。 しかしながらパターンの微細化により、ソース・ドレイ
ン層の接合深さの浅くなる中で、このアルミニウムによ
る配線は接合における突き抜けなどの問題を提起し、そ
のため第２図に示される如く多結晶シリコンによるソー
ス・ドレインとのコンタクトが行なわれるようになって
いる。Ｐチャネルトランジスタのソース・ドレイン層は
多結晶シリコン２１．２３によりコンタクトされ、Ｎチ
ャネルトランジスタのソース・ドレイン層は多結晶シリ
コン２４．２６によりコンタクトされている。 この時各ドレイン２３及び２６の接続にはアルミニウム
２日が用いられ、電源配線はアルミニウム２７．２９か
ら各ソース２１２４に接続されている。最も電源配線に
関して言えば、アルミニウムが接合において突き抜けて
も、基板との電位が同じ場合には問題ないので、ソース
をアルミニウムのままにして置くことができる。 本発明は第２図においてアルミニウムでなされているド
レイン層間の電気的接続を行なう配線を多結晶シリ：Ｉ
ンで行なおうとするものであり、その目的は、集積回路
における集積密度の向上であり、発明の要旨は、ゲート
配線、及びドレイン層に接触する配線に多結晶シリコン
層を用い、相補的なトランジスタ対のドレイン層間の電
気的接続を行なう配線にこの多結晶シリコン層を用いる
ことである。先述した如く、基板と同電位の電源配線が
なされるソース層は、この技術を用いることもできれば
アルミニウムによる従来の配線を行なうこともできる。 本発明のＣＭＯ３集積回路を説明するだめの断面図を第
３図に示す、第２図との相違点はドレイン層に接触する
配線が多結晶シリコン層でなされるとともに、ドレイン
層間の電気的接続を行なう配線をも多結晶シリコン層（
３３−−３Ｇ ）で行なっていることである。 本発明のＣＭＯ３集積回路は、第：３１Ａかられかるよ
うに基本的なトランジスタ部分に、電源配線を除いてア
ルミニウムを必要としない。逆に言えばトランジスタの
上部を配線領域として使うことができるのでそれだけ集
積密度を向上させることができる他、パターン自体の微
細化にも本発明の構造は適する。 第３図における基本的なＣＭＯＳトランジスタ対の等価
回路を第４図に示す。符号は第３図と同一である。ドレ
イン間接続を行なう多結晶シリコン層に順方向のダイオ
−１！４１が付随することが特徴的である。このダイオ
ードは必ず順方向で動作するため回路上何ら支障をも−
たらさない。 第５図に２個のインバータの接続例を示す。 インバータ５］−５３−５２からインバータ５１１−５
６−５５へのゲート配線は、Ｐチャネルトランジスタ５
１のドレイン層に接触するＰ型多結晶シリコン層により
Ｐチャネルトランジスタ５４のゲート配線がなされ、Ｎ
チャネルトランジスタ５２のドレイン層に接続するＮ型
多結晶シリコン層によりＮチャネルトランジスタ５５の
ゲート配線がなされている。 ところで、ＣＭＯ３集積回路におけるトランジスタ対は
、共にそのデー１〜配線として同型の多結晶シリコンを
採用することができる。従って、本発明のＣＭＯ３築積
回路は更に次の趣旨に立胛する。それはゲート配線に第
１導電型の多結晶シリコン層、ドレイン層に接触する配
線に、第１及び第２導電型の多結晶シリコン層を用い、
相補的なトランジスタ対のドレイン層間の電気的接続を
行なう配線にこの第１及び第２導電型の多結晶シリコン
層の直列接続を用いることである。 第６図に上記本発明のＣＭＯ３集積回路の断面図を示す
。第３図との相違点はＰチャネルトランジスタのゲート
６２が３２と異なり、第１導電型としての多結晶シリコ
ンで配線されていることである。この図においては６２
を除いて６１乃至６９は第３図において３２を除＜ ３
１７’Ｊ至３９とその構成において同一である。例えば
ドレ・１７層は第１及び第２導電型としてＮ型及びＰ型
の多結晶シリコン層６６．６３を用い、この多結晶シリ
コン層は直列接続されている。 第７図にこの第６図にお＆ＪるＣＭＯ３）ランジスタ対
（ＣＭＯＳインバータ）の２個の接続を示す。ＣＭＯＳ
インバータ７１−７３− ７２のゲートはどちらもＮ型
多結晶シリコンで配線され、そのドレインには順方向ダ
イオード７３が寄生し、そのダイオードのＮ型領域のＮ
型多結晶シリコンに、ＣＭＯＳインバータ７４−７６−
７５のゲー１〜のＮ型多結晶シリコンが接続されている
。 第８図に他のＣＭＯＳインバータの２個の接続例を示す
。これは第１導電型として１）型の多結晶シリコン、第
２導電型どしてＮ型の多結晶シリコンを用いた例である
。ＣＭＯＳインバータ８１−８３−８２のゲートはどち
らもＰ型子結晶シリコンで配線され、そのドレインには
順方向ダイオード８３が寄生し、そのダイオードのＰ型
頭域のＰ型子結晶シリコンに、ＣＭＯＳインバータ８４
−８６−８５のゲートのＰ型子結晶シリコンが接続され
ている。 ところでＮ型の多結晶シリコンをゲートとするＰチャネ
ルトランジスタはＰ型の多結晶シリコンをゲートとする
場合より１．０Ｖ程度闇値電圧が高く、又、Ｐ型の多結
晶シリコンをゲートとするＮチャネル１−ランジスタは
Ｎ型の多結晶シリコンをゲートする場合より１．０ｖ程
度闇値電圧が高くなる。つまりインバータの反転電位が
１．０ｖ程度シフトする。逆にこの性質は、インバータ
の反転電位が問題となるレベルシフター、入出力インタ
ーフェイス等の回路として有効である。勿論本発明の構
成によれば、ＣＭＯ５集積回路において集積密度の向上
が飛曜的に図られ、本発明の目的は充分に達成される。 以上の如く本発明のＣＭＯ３集積回路は、相補的なトラ
ンジスタ対のドレイン層間の電気的接続を行なう配線に
多結晶シリコン層を用いることにより、高集積化を実現
したものであり、特に基本的なセル構造として２個のイ
ンバータを有するＣＭＯＳランダムアクセスメモリに応
用すると有効である。 ４、図面の簡単な説明 第１図は従来のＣＭＯ３集積回路の断面図。 第２図は従来のＣＭＯ３集積回路の断面図。 ２２・・・Ｐチャネルトランジスタのゲート２５・・・
Ｎチャネルトランジスタのゲート第３図は本発明のＣＭ
Ｏ３集積回路の断面図。 ３１．３２．３３・・・各Ｐチャネルトランジスタのソ
ース、ゲート、ド レイン ３４．３５．３６・・・各Ｎチャネルトランジスタのソ
ース、ゲート、ド レイン ３７．３９・・・電源配線。 第４図は第３図の等価回路。 第５図は第３図におけるＣＭＯＳインバータの２個の接
続回路図。 第６図は本発明のＣＭＯ３集積回路の断面図。 第７図は第６図におけるＣＭＯＳインバータの２個の接
続回路図。 第８図は他のＣＭＯＳインバータの２個の接続回路図。 以上
・Ｎチャネルトランジスタのゲート、第３図は本発明の
ＣＭＯ８集積回路の断面図。 ３１．３２．５５・・・各Ｐチャネルトランジスタのリ
ース、ゲート、ド レイン、 ３４．３５．５６・・・各Ｎチャネルトランジスタのリ
ース、ゲート、ド レイン、 ５７．３９・・・電源配線、 第４図は第３図の等何回路。 第５図は第３図におけるＣＭＯＳインノ（−夕の２個の
接続回路例。 第６図は本発明の０Ｍ０ＥＩ集積回路の断面図。 第７図は第６図におけるＣＭＯＳインバータの２個の接
続回路例。 第８図は他のＣＭＯＳインバータの２個のｉａ回路例。 以 上 ＩＥ願人 セイコーエプソン株式会社 代理人 弁理士 最 上 務 ””ｆｊ １１．．１（ 第２図 第３図 第４図 第５図 第６図 第７図 第８図 手続補正書く自発） 昭和 年 月 日 喝 特許庁長官 小 川 邦 夫 殿 ＣＭ ０ Ｓ集積回路 ３、補正する者 事件との関係 出願人 東京都新宿区西新宿２丁目４番１号 （２３６）セイコーエプソン株式会社 代表取締役 中 村 恒 也 ４、代理人 ５、補正の対象 明 細 書（全文補正） 明細書 １、発明の名称 ＣＭＯ３Ｉ積回路 ２、特許請求の範囲 ゲート配線及びドレイン層に接触する配線に多結晶シリ
コン層を用い、前記ゲート配線としてそれぞれ第１導電
型の第１及び第２多結晶シリコン層またはそれぞれ第２
導電型の第１及び第２多結晶シリコン層を有する相補的
なトランジスタ対の第１導電型のＭＯＳ）ランジスタの
ドレイン層からの引出し配線としての第１導電型の第３
多結晶シリコン層と第２導電型のＭＯ３＋−ランジスタ
のドレイン層からの引出し配線としての第２導電型の第
４多結晶シリコン層とが直接接続されてなり前記第３多
結晶シリコン層から前記第４多結晶シリコン層への１方
向の電気的導通がなされることを特徴とするＣＭＯ５集
積回路。 ３、発明の詳細な説明 本発明はＣＭ’Ｏ３集積回路において基本的な０ＭＯ３
）ランジスタ対の構造に関するものである。 従来のシリコンゲー１− ＣＭ ＯＳ集積回路の断面図
を第１図に示す。ここには基本的な回路としてＣＭＯＳ
インバータが示されている。Ｐチャネルトランジスタは
Ｐ型多結晶シリコン１２をゲートとじ、ソース１１、ド
レイン１３のＰ°層、基板のＮ一層から成り、一方Ｎチ
ャネル！・ランジスタはＮ型多結晶シリコン１５をゲー
Ｉ・とじ、ソース１４、ドレイン１６のＮ°層、基板と
なるＰ−ウェル層から成っている。この時ゲート配線１
２、及び１５の接続にはアルミニウムによる接続がなさ
れ、また各ドレイン１３及び１６の接続にもアルミニウ
ムが用いられている。１Σ（がこのドレイ、 ン間配
線であり、１７はソースに接続する一方の電源配線、１
９はソースに接続する他方の電源配線であり、いずれも
アルミニウムが用いられている。 しかしながらパターンの微細化により、ソース・ドレイ
ン層の接合深さの浅くなる中で、このアルミニウムによ
る配線は接合における突き抜けなどの問題を提起し、そ
のため第２図に示される如く多結晶シリコンによるソー
ス・ドレインとのコンタクトが行なわれるようになって
いる。Ｐチャネルトランジスタのソース・ドレイン層は
多結晶シリコン２１．２３によりコンタクトされ、Ｎチ
ャネルトランジスタのソース・ドレイン層は多結晶シリ
コン２４．２６によりコンタクトされている。 この時各ドレイン２３及び２６の接続にはアルミニウム
２日が用いられ、電源配線はアルミニウム２７．２９か
ら各ソース２１２４に接続されている。最も電源配線に
関して言えば、アルミニウムが接合において突き抜けて
も、基板との電位が同じ場合には問題ないので、ソース
をアルミニウムのままにして置くことができる。 本発明は第２図においてアルミニウムでなされているド
レイン層間の電気的接続を行なう配線を多結晶シリ：Ｉ
ンで行なおうとするものであり、その目的は、集積回路
における集積密度の向上であり、発明の要旨は、ゲート
配線、及びドレイン層に接触する配線に多結晶シリコン
層を用い、相補的なトランジスタ対のドレイン層間の電
気的接続を行なう配線にこの多結晶シリコン層を用いる
ことである。先述した如く、基板と同電位の電源配線が
なされるソース層は、この技術を用いることもできれば
アルミニウムによる従来の配線を行なうこともできる。 本発明のＣＭＯ３集積回路を説明するだめの断面図を第
３図に示す、第２図との相違点はドレイン層に接触する
配線が多結晶シリコン層でなされるとともに、ドレイン
層間の電気的接続を行なう配線をも多結晶シリコン層（
３３−−３Ｇ ）で行なっていることである。 本発明のＣＭＯ３集積回路は、第：３１Ａかられかるよ
うに基本的なトランジスタ部分に、電源配線を除いてア
ルミニウムを必要としない。逆に言えばトランジスタの
上部を配線領域として使うことができるのでそれだけ集
積密度を向上させることができる他、パターン自体の微
細化にも本発明の構造は適する。 第３図における基本的なＣＭＯＳトランジスタ対の等価
回路を第４図に示す。符号は第３図と同一である。ドレ
イン間接続を行なう多結晶シリコン層に順方向のダイオ
−１！４１が付随することが特徴的である。このダイオ
ードは必ず順方向で動作するため回路上何ら支障をも−
たらさない。 第５図に２個のインバータの接続例を示す。 インバータ５］−５３−５２からインバータ５１１−５
６−５５へのゲート配線は、Ｐチャネルトランジスタ５
１のドレイン層に接触するＰ型多結晶シリコン層により
Ｐチャネルトランジスタ５４のゲート配線がなされ、Ｎ
チャネルトランジスタ５２のドレイン層に接続するＮ型
多結晶シリコン層によりＮチャネルトランジスタ５５の
ゲート配線がなされている。 ところで、ＣＭＯ３集積回路におけるトランジスタ対は
、共にそのデー１〜配線として同型の多結晶シリコンを
採用することができる。従って、本発明のＣＭＯ３築積
回路は更に次の趣旨に立胛する。それはゲート配線に第
１導電型の多結晶シリコン層、ドレイン層に接触する配
線に、第１及び第２導電型の多結晶シリコン層を用い、
相補的なトランジスタ対のドレイン層間の電気的接続を
行なう配線にこの第１及び第２導電型の多結晶シリコン
層の直列接続を用いることである。 第６図に上記本発明のＣＭＯ３集積回路の断面図を示す
。第３図との相違点はＰチャネルトランジスタのゲート
６２が３２と異なり、第１導電型としての多結晶シリコ
ンで配線されていることである。この図においては６２
を除いて６１乃至６９は第３図において３２を除＜ ３
１７’Ｊ至３９とその構成において同一である。例えば
ドレ・１７層は第１及び第２導電型としてＮ型及びＰ型
の多結晶シリコン層６６．６３を用い、この多結晶シリ
コン層は直列接続されている。 第７図にこの第６図にお＆ＪるＣＭＯ３）ランジスタ対
（ＣＭＯＳインバータ）の２個の接続を示す。ＣＭＯＳ
インバータ７１−７３− ７２のゲートはどちらもＮ型
多結晶シリコンで配線され、そのドレインには順方向ダ
イオード７３が寄生し、そのダイオードのＮ型領域のＮ
型多結晶シリコンに、ＣＭＯＳインバータ７４−７６−
７５のゲー１〜のＮ型多結晶シリコンが接続されている
。 第８図に他のＣＭＯＳインバータの２個の接続例を示す
。これは第１導電型として１）型の多結晶シリコン、第
２導電型どしてＮ型の多結晶シリコンを用いた例である
。ＣＭＯＳインバータ８１−８３−８２のゲートはどち
らもＰ型子結晶シリコンで配線され、そのドレインには
順方向ダイオード８３が寄生し、そのダイオードのＰ型
頭域のＰ型子結晶シリコンに、ＣＭＯＳインバータ８４
−８６−８５のゲートのＰ型子結晶シリコンが接続され
ている。 ところでＮ型の多結晶シリコンをゲートとするＰチャネ
ルトランジスタはＰ型の多結晶シリコンをゲートとする
場合より１．０Ｖ程度闇値電圧が高く、又、Ｐ型の多結
晶シリコンをゲートとするＮチャネル１−ランジスタは
Ｎ型の多結晶シリコンをゲートする場合より１．０ｖ程
度闇値電圧が高くなる。つまりインバータの反転電位が
１．０ｖ程度シフトする。逆にこの性質は、インバータ
の反転電位が問題となるレベルシフター、入出力インタ
ーフェイス等の回路として有効である。勿論本発明の構
成によれば、ＣＭＯ５集積回路において集積密度の向上
が飛曜的に図られ、本発明の目的は充分に達成される。 以上の如く本発明のＣＭＯ３集積回路は、相補的なトラ
ンジスタ対のドレイン層間の電気的接続を行なう配線に
多結晶シリコン層を用いることにより、高集積化を実現
したものであり、特に基本的なセル構造として２個のイ
ンバータを有するＣＭＯＳランダムアクセスメモリに応
用すると有効である。 ４、図面の簡単な説明 第１図は従来のＣＭＯ３集積回路の断面図。 第２図は従来のＣＭＯ３集積回路の断面図。 ２２・・・Ｐチャネルトランジスタのゲート２５・・・
Ｎチャネルトランジスタのゲート第３図は本発明のＣＭ
Ｏ３集積回路の断面図。 ３１．３２．３３・・・各Ｐチャネルトランジスタのソ
ース、ゲート、ド レイン ３４．３５．３６・・・各Ｎチャネルトランジスタのソ
ース、ゲート、ド レイン ３７．３９・・・電源配線。 第４図は第３図の等価回路。 第５図は第３図におけるＣＭＯＳインバータの２個の接
続回路図。 第６図は本発明のＣＭＯ３集積回路の断面図。 第７図は第６図におけるＣＭＯＳインバータの２個の接
続回路図。 第８図は他のＣＭＯＳインバータの２個の接続回路図。 以上
Claims (2)
- （１）ゲート配線、及びドレイン層に接触する配線に多
結晶シリコン層を用い、相補的なトランジスタ対のドレ
イン間配線は該多結晶シリコン層によってなされること
を特徴とするＣＭＯＳ集積回路。 - （２）ゲート配線に第一の伝導型の多結晶シリコン層、
ドレイン層に接触する配線に第一及び第二の伝導型の多
結晶シリコン層を用い、相補的なトランジスタ対のドレ
イン間配線は該第一及び第二の伝導型の多結晶シリコン
層の直列接続によってなされることを特徴とする特許請
求の範囲第一項記載のＣＭＯＳ集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62228132A JPS6372149A (ja) | 1987-09-11 | 1987-09-11 | Ｃｍｏｓ集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62228132A JPS6372149A (ja) | 1987-09-11 | 1987-09-11 | Ｃｍｏｓ集積回路 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13952779A Division JPS5664465A (en) | 1979-10-29 | 1979-10-29 | C-mos integrated circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6372149A true JPS6372149A (ja) | 1988-04-01 |
| JPH0429230B2 JPH0429230B2 (ja) | 1992-05-18 |
Family
ID=16871717
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62228132A Granted JPS6372149A (ja) | 1987-09-11 | 1987-09-11 | Ｃｍｏｓ集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6372149A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5140884A (ja) * | 1974-10-04 | 1976-04-06 | Hitachi Ltd |
-
1987
- 1987-09-11 JP JP62228132A patent/JPS6372149A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5140884A (ja) * | 1974-10-04 | 1976-04-06 | Hitachi Ltd |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0429230B2 (ja) | 1992-05-18 |
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