JPS6410104B2 - - Google Patents
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- Publication number
- JPS6410104B2 JPS6410104B2 JP54046846A JP4684679A JPS6410104B2 JP S6410104 B2 JPS6410104 B2 JP S6410104B2 JP 54046846 A JP54046846 A JP 54046846A JP 4684679 A JP4684679 A JP 4684679A JP S6410104 B2 JPS6410104 B2 JP S6410104B2
- Authority
- JP
- Japan
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- region
- conductivity type
- transistor
- diffusion layer
- source region
- Prior art date
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- Expired
Links
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- 230000000295 complement effect Effects 0.000 claims description 6
- 230000005669 field effect Effects 0.000 claims description 3
- 239000004065 semiconductor Substances 0.000 claims 2
- 230000008878 coupling Effects 0.000 claims 1
- 238000010168 coupling process Methods 0.000 claims 1
- 238000005859 coupling reaction Methods 0.000 claims 1
- 238000009792 diffusion process Methods 0.000 description 16
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- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B99/00—Subject matter not provided for in other groups of this subclass
- H10B99/22—Subject matter not provided for in other groups of this subclass including field-effect components
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
この発明は相補型絶縁ゲート型トランジスタを
用いたフリツプフロツプ回路を記憶手段（以下メ
モリセルと呼ぶ）とする記憶回路装置に関する。
用いたフリツプフロツプ回路を記憶手段（以下メ
モリセルと呼ぶ）とする記憶回路装置に関する。
従来のメモリーセルは一般にフリツプフロツプ
回路を使用しているがこの回路構成をパターン化
するためにしか素子分離領域が必要であるために
その面積は大きくなり集積密度には制限があつ
た。
回路を使用しているがこの回路構成をパターン化
するためにしか素子分離領域が必要であるために
その面積は大きくなり集積密度には制限があつ
た。
本発明の目的は集積度の優れた記憶装置を提供
することにある。
することにある。
本発明の特徴はメモリセルにおいて電源
（Vcc）を供給すべき一導電型チヤネル絶縁ゲー
ト型電界効果（MOS）トランジスタのソース領
域を該一導電型チヤネルMOSトランジスタの基
板上、又は上記一導電型基体中に設けられた逆導
電型のウエルと導電せしめ電源（Vcc）を下部か
ら供給することにある。
（Vcc）を供給すべき一導電型チヤネル絶縁ゲー
ト型電界効果（MOS）トランジスタのソース領
域を該一導電型チヤネルMOSトランジスタの基
板上、又は上記一導電型基体中に設けられた逆導
電型のウエルと導電せしめ電源（Vcc）を下部か
ら供給することにある。
本発明によれば相補型MOSトランジスタを用
いたフリツプフロツプ回路を記憶手段とする記憶
装置において、該記憶手段に含まれかつVcc電源
線にソース領域を接続したＰチヤネルMOSトラ
ンジスタの該ソース領域のみＮ型不純物を含む基
体又はＰ型基体中に設けられたＮウエルと導電せ
しめた相補型MOSトランジスタ記憶装置が得ら
れる。
いたフリツプフロツプ回路を記憶手段とする記憶
装置において、該記憶手段に含まれかつVcc電源
線にソース領域を接続したＰチヤネルMOSトラ
ンジスタの該ソース領域のみＮ型不純物を含む基
体又はＰ型基体中に設けられたＮウエルと導電せ
しめた相補型MOSトランジスタ記憶装置が得ら
れる。
本発明によれば相補型MOSトランジスタ記憶
回路装置に使用することによつて、高密度集積化
が実現できる。
回路装置に使用することによつて、高密度集積化
が実現できる。
以下、この発明を従来の方法と比較しながら図
を使つて説明する。
を使つて説明する。
第１図は従来から一般に用いられている隣り合
う二個のメモリーセルＡ，Ｂのレイアウトを示
す。ここで１０１，１０２はメモリーセルＡの、
又１０３，１０４はメモリーセルＢのＰチヤネル
トランジスタのゲート電極である。Ｎチヤネルで
構成されるフリツプフロツプのトランジスタ及び
トランスフアゲートトランジスタの領域のレイア
ウトは各々１１３及び１１４で代表させる。ドレ
イン領域は開口部を通してAl電極１１５〜１１
８で引き出され１１３及び１１４に含まれる各々
のフリツプフロツプトランジスタのドレイン領と
接続される。一方、ソース領域の拡散層１０９〜
１１２は配線用のP+拡散層１１９に連らなり、
更に、これはVcc電源に接続される。本レイアウ
トではP+拡散層１１９をメモリーセルＡ，Ｂの
間に通すためにP+拡散層に、ある巾を必要とし、
更に、該P+拡散層１１９と各々のゲート電極１
０１〜１０４の目合せ余裕度を必要とする。
う二個のメモリーセルＡ，Ｂのレイアウトを示
す。ここで１０１，１０２はメモリーセルＡの、
又１０３，１０４はメモリーセルＢのＰチヤネル
トランジスタのゲート電極である。Ｎチヤネルで
構成されるフリツプフロツプのトランジスタ及び
トランスフアゲートトランジスタの領域のレイア
ウトは各々１１３及び１１４で代表させる。ドレ
イン領域は開口部を通してAl電極１１５〜１１
８で引き出され１１３及び１１４に含まれる各々
のフリツプフロツプトランジスタのドレイン領と
接続される。一方、ソース領域の拡散層１０９〜
１１２は配線用のP+拡散層１１９に連らなり、
更に、これはVcc電源に接続される。本レイアウ
トではP+拡散層１１９をメモリーセルＡ，Ｂの
間に通すためにP+拡散層に、ある巾を必要とし、
更に、該P+拡散層１１９と各々のゲート電極１
０１〜１０４の目合せ余裕度を必要とする。
第２図ａ，ｂを参照して本発明の実施例を説明
する。
する。
ここで、P+拡散層２０１，２０２の間にN+拡
散層２０３及び２０４を設け両拡散層をアルミ電
極２０５，２０６で接続させることにより基板２
０７とP+拡散層２０１，２０２をオーミツク接
続する。又基板２０７の底面２０８はVcc電源に
導通されているが基板抵抗２０９が存在するた
め、回路的にはVcc電源を接続すべきＰチヤネル
トランジスタのソースとVcc電源の間には直列に
抵抗が挿入したことになる。しかしこの抵抗はメ
モリーセルの情報を保待するためにリーク電流を
補充すれば十分であるから実使用状態では問題と
はならない。
散層２０３及び２０４を設け両拡散層をアルミ電
極２０５，２０６で接続させることにより基板２
０７とP+拡散層２０１，２０２をオーミツク接
続する。又基板２０７の底面２０８はVcc電源に
導通されているが基板抵抗２０９が存在するた
め、回路的にはVcc電源を接続すべきＰチヤネル
トランジスタのソースとVcc電源の間には直列に
抵抗が挿入したことになる。しかしこの抵抗はメ
モリーセルの情報を保待するためにリーク電流を
補充すれば十分であるから実使用状態では問題と
はならない。
本発明ではP+拡散層をN+拡散層を通じて直接
Ｎ型基板にオーミツク接続をすることによりVcc
電極に接続される第１図のP+拡散層配線１１９
を省略し、メモリーセル面積の縮小化を計ること
ができる。
Ｎ型基板にオーミツク接続をすることによりVcc
電極に接続される第１図のP+拡散層配線１１９
を省略し、メモリーセル面積の縮小化を計ること
ができる。
以上述べたように本発明の方法によれば、相補
型MOSトランジスタ記憶回路装置に使用するこ
とによつて高密度集積化が実現できる。尚、本実
施例ではＮ型基板を使用した場合について説明し
たがＰ型基板を使用した時はＮウエルをVcc配線
として用いてもよい。
型MOSトランジスタ記憶回路装置に使用するこ
とによつて高密度集積化が実現できる。尚、本実
施例ではＮ型基板を使用した場合について説明し
たがＰ型基板を使用した時はＮウエルをVcc配線
として用いてもよい。
第１図は従来から一般に用いられている隣り合
う二個のメモリーセルＡ，Ｂのレイアウトを示す
図、第２図ａは本発明によるP+拡散層をN+拡散
層を通じて直接Ｎ型基板にオーミツク接続した方
法による実施例で第２図ｂは第２図ａのａ−a′で
の断面図を示す。 １０１〜１０４……ゲート電極、１０５〜１０
８……ドレイン領域、１０９，１１２……ソース
領域のP+拡散層、１１３〜１１４……フリツプ
フロツプ及びトランスフアゲートのトランジス
タ、１１５〜１１８……アルミ電極、１１９……
P+拡散層、２０１〜２０２……P+拡散層、２０
３〜２０４……N+拡散層、２０５〜２０６……
アルミ電極、２０７……Ｎ型基板、２０８……Ｎ
型基板の底面、２０９……基板抵抗。
う二個のメモリーセルＡ，Ｂのレイアウトを示す
図、第２図ａは本発明によるP+拡散層をN+拡散
層を通じて直接Ｎ型基板にオーミツク接続した方
法による実施例で第２図ｂは第２図ａのａ−a′で
の断面図を示す。 １０１〜１０４……ゲート電極、１０５〜１０
８……ドレイン領域、１０９，１１２……ソース
領域のP+拡散層、１１３〜１１４……フリツプ
フロツプ及びトランスフアゲートのトランジス
タ、１１５〜１１８……アルミ電極、１１９……
P+拡散層、２０１〜２０２……P+拡散層、２０
３〜２０４……N+拡散層、２０５〜２０６……
アルミ電極、２０７……Ｎ型基板、２０８……Ｎ
型基板の底面、２０９……基板抵抗。
Claims (1)
- １ 相補型絶縁ゲート型電界効果トラジスタを用
いたフリツプフロツプ回路を記憶手段とする記憶
装置において、該記憶手段に含まれる一導電型チ
ヤネルの絶縁ゲート型電界効果トランジスタのソ
ース領域に近接して該一導電型チヤネルのトラン
ジスタが形成されている逆導電型の半導体基体又
は逆導電型ウエル領域内に逆導電型の高濃度領域
を形成し、前記ソース領域をこの高濃度領域のみ
と導電結合せしめ、前記半導体基体又はウエル領
域に電源を接続せしめ、前記ソース領域への電源
供給を前記基体又はウエル領域および前記導電結
合のみを介して行なうようにしたことを特徴とす
る記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4684679A JPS55138867A (en) | 1979-04-17 | 1979-04-17 | Memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4684679A JPS55138867A (en) | 1979-04-17 | 1979-04-17 | Memory device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS55138867A JPS55138867A (en) | 1980-10-30 |
| JPS6410104B2 true JPS6410104B2 (ja) | 1989-02-21 |
Family
ID=12758696
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4684679A Granted JPS55138867A (en) | 1979-04-17 | 1979-04-17 | Memory device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS55138867A (ja) |
-
1979
- 1979-04-17 JP JP4684679A patent/JPS55138867A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS55138867A (en) | 1980-10-30 |
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