JPS6373452A

JPS6373452A - 集積回路

Info

Publication number: JPS6373452A
Application number: JP21999886A
Authority: JP
Inventors: Masaaki Tsukagoshi; 塚越　政明
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 1986-09-17
Filing date: 1986-09-17
Publication date: 1988-04-04

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（り産業上の利用分野本発明はデータの入力およびデータの出力機能を併せも
つ入出力回路を備える集積回路の構成に関する。

（ロ）従来の技術一般にマイクロコンピュータ等の集積回路においては、
外部回路との情報交換の手段として入力回路と出力回路
とを備えている。特にワンチップマイクロコンピュータ
等の集積回路では、端子数の制限などから同じ端子を介
してデータのやりとりを行う入力回路と出力回路の両機
能を兼ね備えた入出力回路を有するものが多い。

第２図はこのような形式の従来例に係る集積回路の回路
図である。１は入出力回路であり、端子２から入力する
データを内部のデータバス３に出力するとともに、該デ
ータバス上のデータを端子２に出力することができる。

この入出力回路１は、出力データラッチ回路、出力ドラ
イバ回路８および入力ドライバ回路１０からなっている
。５は１組（４個）の入出力回路２を選択するためのア
ドレスデコーダであり、入力指示信号１４が“ＨＩ＋の
とき、出力データラッチ回路６のクロック入力となって
データバス３上のデータを該出力データラッチ回路６内
にラッチする。一方、出力指示信号１５が“Ｈ“′のと
き、入力ドライバ回路１０をオンして端子２かも入力す
るデータをデータバス３に送る。

また１３は入出力切換ラッチ回路１２を選択するための
アドレスデコーダであり、出力指示信号１５が”Ｈ”の
とき、入出力切換ラッチ回路１２のクロック入力となっ
てデータバス３上のデータを該入出力切換ラッチ回路１
２内にラッチする。

次にこの集積回路の動作について説明する。

データの出力を行うとき、アドレスバス４上のアドレス
によってアドレスデコーダ１３を選択する。このとき出
力命令により出力指示信号１４が出力きれているので入
出力切換ラッチ回路１２のクロック信号が“Ｈ”になり
、データバス３上のデータ（このとき“Ｌ”レベル）が
入出力切換ラッチ回路１２にラッチされる。これにより
イネーブル／ディセーブル信号９がＬ”レベルとなって
出力ドライバ８はイネーブル状態になる。

次に内部アドレスバス４上の別のアドレスがアドレスデ
コーダ５によりデコードされ、アドレスデコーダ５の出
力が“Ｈ”レベルとなる。このとき出力指示信号１４は
まだ“Ｈ”レベル状態にあるので、出力データラッチ回
路６のクロック信号が出力される。これにより、内部デ
ータバス３上のデータが出力データラッチ回路６にラッ
チされ、きらに出力ドライバ８を通して端子２に導かれ
る。

次にデータの入力を行うときには、入力命令により入力
指示信号１５を“Ｈ”レベルにしておく。次いでアドレ
スバス４上のアドレスによってアドレスデコーダ１３を
選択し、入出力切換ラッチ回路１２のクロック信号を“
Ｈ′″にする。これによりデータバス３上のデータ（こ
のとき“ＨＩ＋レベル）が入出力切換ラッチ回路１２に
ラッチされる。このためイネーブル／ディセーブル信号
９は“Ｈ″レベルなって出力ドライバ８はディセーブル
状態になる。

次に内部アドレスバス４上の別のアドレスがアドレスデ
コーダ５によりデコードされ、アドレスデコーダ５の出
力がＨ”レベルとなる。このとき入力指示信号１４は“
ＨＩＩレベノ呟出力指示信号１５は“Ｌ”レベルなので
、入力イネーブル信号１１が入力ドライバ１０に入力す
る。これにより端子２から入出力ドライバ１０を通して
内部データバス３にデータが入力される。

（ハ）発明が解決しようとする問題点このように従来例の集積回路によれば、入出力回路１を
介してデータを入力したり、あるいはデータを出力する
ことができる。

しかし、従来例によれば１組の入出力回路１の選択用の
アドレスデコーダ５と入出力切換ラッチ回路選択用のア
ドレスデコーダ１３が必要となり、回路構成が大きくな
ってチップ面積の増大を招く問題点がある。

また、アドレスデコーダ５を選択するアドレスとアドレ
スデコーダ１３を選択するアドレスが異なるため、別々
のアドレスを必要とする。このため多数の入出力回路を
有するマイクロコンピュータにおいては、それだけ多数
のアドレスを割当てることが必要となり、例えばメモリ
指定用のアドレス割当てが少なくなってメモリ空間を／
ＪＸｔ＜１゜なければならない問題点がある。更に入力
と出力を切換える場合１．そのたびに入出力回路選択用
のアドレスと入出力切換ラッチ回路選択用のアドレスと
を設定し直すという煩雑さがある。

（ニ）問題点を解決するための手段本発明は上記の問題点に鑑みて創作きれたものであり、
該問題点を解決する手段は、入出力回路選択用および入
出力切換ラッチ回路選択用に共用されるアドレスデコー
ダと、該アドレスデコーダから出力される信号が入出力
回路選択用か、又は入出力切換ラッチ回路選択用かを選
別する回路とを有している。

（＊）作用入出力切換ラッチ回路選択用のアドレスがアドレスデコ
ーダに入力するとき、前記信号を選別する回路により該
アドレスデコーダから出力する信号を入出力切換ラッチ
回路に送り、該入出力切換ラッチ回路に所定の動作をさ
せる。一方、入出力回路選択用のアドレスがアドレスデ
コーダに入力するとき、前記信号を選別する回路により
該アドレスデコーダから出力する信号を入出力回路に送
リ、該入出力回路に所定の動作をきせる。

（へ）実施例次に図を参照しながら本発明の実施例について説明する
。第１図は本発明の実施例に係る集積回路の回路図であ
る。１６は、出力データラッチ回路２１．出力ドライバ
２３．入力ドライバ２５からなる入出力回路であり、端
子１７と内部データバス１８との間でのデータのやりと
りを行うことができる。２０はアドレスデコーダであり
、ある特定のアドレスをデコードすることにより入出力
回路１６と入出力切換ラッチ回路２３の双方を選択する
ための信号を出力する。３４は２人力のアンド回路であ
り、入力命令により生成された入力指示信号３２により
アドレスデコーダ２０の出力信号を通過させる。この信
号は入力イネーブル信号２６となって入力ドライバ２５
に入力し、該入力ドライバを作動させる。

２９は出力指示信号３３を出力する出力命令の一つ前の
命令タイミングで生成されるクロック選択信号であり、
これにより出力指示信号３３が出力されるときにはＤ−
ＦＦ３０の出力、すなわちクロック切換信号３１が′Ｈ
″となる。３５は３人力のアンド回路であり、出力指示
信号３３とクロック切換信号３１が共に′Ｈ”のときア
ドレスデコーダ２０の出力信号を通過させる。この信号
はラッチクロック信号２８となって入出力切換ラッチ回
路２７を作動させる。３６はクロック切換信号３１が“
Ｌ″、出力指示信号３３が“Ｈ１１のときアドレスデコ
ーダ２０の出力信号を通過きせるゲート回路である。こ
の信号はラッチクロック信号２２となって出力データラ
ッチ回路２１を作動させる。

次に本発明の実施例回路の動作について説明する。

データの出力を行うとき、出力指示信号３３の出力の前
にクロック選択信号２９によりクロック切換信号３１を
“Ｈ”にする。次いで、出力指示信号３３を“Ｈ”にす
ることにより、アドレスデコーダ２０から出力される信
号はアンド回路３５を通過して入出力切換ラッチ回路２
７にラッチクロック信号２８として入力する。これによ
り該入出力切換ラッチ回路２７は作動させる。次に今度
はクロック選択信号２９によりクロック切換信号３１を
”Ｌ”にする、これによりアドレスデコーダ２０の出力
信号はゲート回路３６を通過し、ラッチクロック信号２
２として出力データラッチ回路２１に入力してこれを作
動する。これにより内部データバス１８上のデータは出
力データラッチ回路２１にラッチきれ、さらに出力ドラ
イバ２３から端子１７に出力される。

データの入力を行うときには、入力指示信号３２が“Ｈ
ＩＩレベルおよび出力指示信号３３が“Ｌ　１ルベルと
なる。これにより入出力切換ラッチ回路２７および出力
データラッチ回路２１の双方がディセーブル状態となり
、−実入力イネーブル信号２６が“Ｈ′”となって入力
ドライバ２５がイネーブル状態となる。このため端子１
７上のデータは入力ドライバ２５を介して内部データバ
ス１８に入力する。

このように、本発明の実施例によればアドレスデコーダ
２０の出力信号を、入出力回路１６の出力デークラッチ
回路２１用のラッチクロック信号２２として用いるか、
入出力切換ラッチ回路２７用のラッチクロック信号２８
として用いるかを、出力指示信号３３を出す命令の前に
出力するクロック選択信号２９．およびこの信号を一時
的に記憶するＤ−ＦＦ３０からなる簡単な構成のクロッ
ク選択手段を設けることにより行うことができる。これ
により従来に比べてアドレスデコーダの数を減らすこと
ができるので、回路の簡素化により集晴回路形成のため
のチップ面積の縮小化を図ることができる。また出力デ
ータラッチ回路２１の選択のためのアドレスと入出力切
換ラッチ回路２７の選択のだめのアドレスとを共用する
ので、他の用途、例えばメモリ指定用のアドレス割当を
増やすことができる。

（ト）発明の詳細な説明したように、本発明によれば簡単な構成の信号選
別用回路を設けることにより、従来に比ベアドレスデコ
ーダの数を半減させることができる、これにより集積回
路の回路構成が簡単となり、チップ面積の縮小化を図る
ことができる。また入出力回路選択用のアドレスと入出
力切換ラッチ回路選択用のアドレスを共用することがで
きるので、他の用途のためのアドレス割当てが増加し、
アドレスの有効利用を図ることができる。

【図面の簡単な説明】

第１図は本発明の実施例に係る集積回路の回路図、第２図は従来例に係る集積回路の回路図である。１．１６・・・入出力回路、　　２，１７・・・端子、
３．１８・・・データバス、　　４．１９・・・アドレ
スバス、　　５，１３．２０・・・アドレスデコーダ、
６．２１・・・出力データラッチ回路、　　７　、２２
゜２８・・・ラッチクロック信号、　　８，２３・・・
出力ドライバ、　　９，２４・・・イネーブル／ディモ
ープル信号、　　１０．２５・・・入力ドライバ、　　
１１，２６・・・入力イネーブル信号、　　１２．２７
・・・入出力切換ラッチ回路、　　１４．３２・・・入
力指示信号、１５．３３・・・出力指示信号、　　２９
・・・クロック選択信号、　　３０・・・Ｄ−ＦＦ、　
　３１・・・クロック切換信号、　　３４．３５・・・
アンド回路、　　３６・・・ゲート回路。出願人　三洋電機株式会社　外１名代理人　弁理士　　佐　野　静　夫第１図

Claims

【特許請求の範囲】データを入力するときにはデータ入力機能に、データを
出力するときにはデータ出力機能に切換わる入出力回路
を備える集積回路において、入出力回路選択用および入
出力切換ラッチ回路選択用に共用されるアドレスデコー
ダと、該アドレスデコーダから出力される信号が前記入出力回
路選択用か、又は入出力切換ラッチ回路選択用かを選別
する回路とを有することを特徴とする集積回路。