JPS6376360A - 半導体集積回路の製造方法 - Google Patents
半導体集積回路の製造方法Info
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- JPS6376360A JPS6376360A JP61220700A JP22070086A JPS6376360A JP S6376360 A JPS6376360 A JP S6376360A JP 61220700 A JP61220700 A JP 61220700A JP 22070086 A JP22070086 A JP 22070086A JP S6376360 A JPS6376360 A JP S6376360A
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- epitaxial layer
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/0112—Integrating together multiple components covered by H10D8/00, H10D10/00 or H10D18/00, e.g. integrating multiple BJTs
- H10D84/0116—Integrating together multiple components covered by H10D8/00, H10D10/00 or H10D18/00, e.g. integrating multiple BJTs the components including integrated injection logic [I2L]
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/02—Manufacture or treatment characterised by using material-based technologies
- H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
- H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
Landscapes
- Bipolar Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）産業上の利用分野
本発明はＩ Ｉ Ｌ （Ｉｎｔｅｇｒａｔｅｄ Ｉｎｊ
ｅｃｔｉｏｎ Ｌｏｇｉｃ）と通常のバイポーラＮＰＮ
トランジスタとを組み込んだ半導体集積回路の製造方
法の改良に関する。
ｅｃｔｉｏｎ Ｌｏｇｉｃ）と通常のバイポーラＮＰＮ
トランジスタとを組み込んだ半導体集積回路の製造方
法の改良に関する。
（ロ）従来の技術
従来の半導体集積回路の製造方法を第２図Ａ乃至第２図
Ｅを用いて説明する。
Ｅを用いて説明する。
先ず第２図Ａに示す如く、半導体基板（１）としてＰ型
のシリコン基板を用い、基板（１）上に選択的にアンチ
モン（Ｓｂ）をデポジットして複数個の埋込層（２）を
形成し、埋込層（２）を囲む基板（１）表面にはボロン
（Ｂ）をデポジットして上下分離領域（塁）の軍拡散層
（４）を形成する。
のシリコン基板を用い、基板（１）上に選択的にアンチ
モン（Ｓｂ）をデポジットして複数個の埋込層（２）を
形成し、埋込層（２）を囲む基板（１）表面にはボロン
（Ｂ）をデポジットして上下分離領域（塁）の軍拡散層
（４）を形成する。
次に第２図Ｂに示す如く、基板（１）全面に周知の気相
成長法によりＮ型のエピタキシャル層（５）を所定厚さ
に積層する。この時埋込層（２〉および軍拡散層（４）
は上下方向に若干拡散される。
成長法によりＮ型のエピタキシャル層（５）を所定厚さ
に積層する。この時埋込層（２〉および軍拡散層（４）
は上下方向に若干拡散される。
次に第２図Ｃに示す如く、エピタキシャル層（１〉表面
に選択的にボロンをイオン注入し、ＩＩＬのベース領域
（６）を付着する。このイオン注入はドーズ量Ｉ Ｑ
Ｉ Ｓ 〜Ｉ Ｑ １４ ｃｍ−１、加速電圧８０〜１
００ ＫｅＶで行う。
に選択的にボロンをイオン注入し、ＩＩＬのベース領域
（６）を付着する。このイオン注入はドーズ量Ｉ Ｑ
Ｉ Ｓ 〜Ｉ Ｑ １４ ｃｍ−１、加速電圧８０〜１
００ ＫｅＶで行う。
次に第２図りに示す如く、エピタキシャル層（５）表面
から上下分離領域（塁）の上拡散層（７）を約１２００
°Ｃ１３〜４時間で選択拡散し、同時に埋込層（２）と
軍拡散層（４〉及びＩＩＬのベース領域（６）をドライ
ブインする。本工程で上拡散層（７）は軍拡散層（４）
と連結し、エピタキシャル層（５）を接合分離して第１
．第２の島領域（８）（９）を形成する。ＩＩＬのベー
ス領域（６）は濃度差により上拡散層より浅く形成され
る。具体的にはエピタキシャル店（５）の厚みが１３μ
ｍであれば、上拡散層（７）は約９μｍ、軍拡散層（４
）は約７μｍの深許に形成され、ベース領域（６）は約
４μｍの深きに形成される。ここで上下分離領域（塁）
の上拡散層（７）と軍拡散層（４）とでは、上拡散層（
７）の方が供給される不純物が多い状態、即ちボロン（
Ｂ）を多量に含む拡散源膜を付着したままの状態で拡散
する等の理由により、どうしても上拡散層（７）の方が
軍拡散層（４）より深く形成きれてしまう。
から上下分離領域（塁）の上拡散層（７）を約１２００
°Ｃ１３〜４時間で選択拡散し、同時に埋込層（２）と
軍拡散層（４〉及びＩＩＬのベース領域（６）をドライ
ブインする。本工程で上拡散層（７）は軍拡散層（４）
と連結し、エピタキシャル層（５）を接合分離して第１
．第２の島領域（８）（９）を形成する。ＩＩＬのベー
ス領域（６）は濃度差により上拡散層より浅く形成され
る。具体的にはエピタキシャル店（５）の厚みが１３μ
ｍであれば、上拡散層（７）は約９μｍ、軍拡散層（４
）は約７μｍの深許に形成され、ベース領域（６）は約
４μｍの深きに形成される。ここで上下分離領域（塁）
の上拡散層（７）と軍拡散層（４）とでは、上拡散層（
７）の方が供給される不純物が多い状態、即ちボロン（
Ｂ）を多量に含む拡散源膜を付着したままの状態で拡散
する等の理由により、どうしても上拡散層（７）の方が
軍拡散層（４）より深く形成きれてしまう。
次に第２図Ｅに示す如く、エピタキシャル層（５）表面
よりボロン（Ｂ）を選択的に拡散し、第１の島領域（８
）にはＮＰＮトランジスタのベース領域（１０）を、第
２の島領域（９）にはＩＩＬのインジェクタ領域（１１
）とベースコンタクト領域（１２）を夫々形成し、続い
てリン（Ｐ）を選択拡散して第１の島領域（８）にはＮ
ＰＮトランジスタのエミッタ領域（１３）とコレクタコ
ンタクト領域（１４）を、第２の島領域（９）にはフレ
フタ領域（１５）を夫々形成する。
よりボロン（Ｂ）を選択的に拡散し、第１の島領域（８
）にはＮＰＮトランジスタのベース領域（１０）を、第
２の島領域（９）にはＩＩＬのインジェクタ領域（１１
）とベースコンタクト領域（１２）を夫々形成し、続い
てリン（Ｐ）を選択拡散して第１の島領域（８）にはＮ
ＰＮトランジスタのエミッタ領域（１３）とコレクタコ
ンタクト領域（１４）を、第２の島領域（９）にはフレ
フタ領域（１５）を夫々形成する。
そして最後に酸化膜（１６）を開孔したコンタクトホー
ルを介して電極（１７）を配設して製造工程を終了する
。
ルを介して電極（１７）を配設して製造工程を終了する
。
この様に形成した装置では、ＮＰＮ トランジスタの耐
圧をある程度に保ちつつ、ＩＩＬでは活性ベースを低濃
度で深く形成したベース領域（６）で形成するので高い
逆βが得られ、高速性を保てる。
圧をある程度に保ちつつ、ＩＩＬでは活性ベースを低濃
度で深く形成したベース領域（６）で形成するので高い
逆βが得られ、高速性を保てる。
局所る構造は、例えば特願昭６０−２０６９７１号に記
載されている。
載されている。
（ハ）発明が解決しようとする問題点
しかしながら、第２の島領域（９）に形成したＩＩＬに
おいては、ベース領域（６）と埋込層（２）とを近ずけ
て高い逆βを得るためにベース領域（６）をかなり深く
拡散しなければならない。そして従来の製造方法では上
下分離領域（塁）の拡散工程によってベース領域（６）
をドライブインするので、前記した制約に伴って上拡散
層（７）を長時間拡散しなければならず、その横方向拡
散によって表面占有面積が大である欠点があった。
おいては、ベース領域（６）と埋込層（２）とを近ずけ
て高い逆βを得るためにベース領域（６）をかなり深く
拡散しなければならない。そして従来の製造方法では上
下分離領域（塁）の拡散工程によってベース領域（６）
をドライブインするので、前記した制約に伴って上拡散
層（７）を長時間拡散しなければならず、その横方向拡
散によって表面占有面積が大である欠点があった。
また、第１の島領域（８）に形成したＮＰＮトランジス
タにおいては、コレクタの取出し抵抗が大きくｖ。、（
ｓａｔ）が大である欠点があった。
タにおいては、コレクタの取出し抵抗が大きくｖ。、（
ｓａｔ）が大である欠点があった。
（ニ）問題点を解決するための手段
本発明は衛士した欠点に鑑みてなされ、上下分離領域（
η）の軍拡散層（２４）をエピタキシャル層（２５）の
厚みの半分以上はい上げて拡散し、同時にコレクタ低抵
抗領域（３４）とＩＩＬのベース領域（２６）を十分に
深くドライブインした後、上下分離領域（競）の上拡散
層（２７）を形成することにより、集積度を大幅に向上
した、バイポーラＮＰＮ トランジスタとＩＩＬとを共
存させた半導体集積回路の製造方法を提供するものであ
る。
η）の軍拡散層（２４）をエピタキシャル層（２５）の
厚みの半分以上はい上げて拡散し、同時にコレクタ低抵
抗領域（３４）とＩＩＬのベース領域（２６）を十分に
深くドライブインした後、上下分離領域（競）の上拡散
層（２７）を形成することにより、集積度を大幅に向上
した、バイポーラＮＰＮ トランジスタとＩＩＬとを共
存させた半導体集積回路の製造方法を提供するものであ
る。
（＊）作用
本発明によれば、あらかじめ軍拡散層（４）と同時にコ
レクタ低抵抗領域（３４）とベース領域（６）とを十分
に深く拡散した後、上拡散層（７）を形成するので、上
拡散層（７）はベース領域（６）とは無関係に浅くでき
、その横方向拡散を抑制できる。よってＩＩＬの特性を
劣化させずに集積度を大幅に向上できる。
レクタ低抵抗領域（３４）とベース領域（６）とを十分
に深く拡散した後、上拡散層（７）を形成するので、上
拡散層（７）はベース領域（６）とは無関係に浅くでき
、その横方向拡散を抑制できる。よってＩＩＬの特性を
劣化させずに集積度を大幅に向上できる。
（へ）実施例
以下、本発明の一実施例を第１図Ａ乃至第１図Ｆを用い
て説明する。
て説明する。
先ず第１図Ａに示す如く、半導体基板（２１）としてＰ
型のシリコン基板を用い、基板（２１）上に選択的にア
ンチモン（Ｓｂ）をデポジットして複数個の埋込層（２
２）を形成し、埋込層（２２）を囲む基板（２１）表面
にはボロン（Ｂ）をデポジットして上下分離領域（襲）
の上拡散層（２４）を形成する。
型のシリコン基板を用い、基板（２１）上に選択的にア
ンチモン（Ｓｂ）をデポジットして複数個の埋込層（２
２）を形成し、埋込層（２２）を囲む基板（２１）表面
にはボロン（Ｂ）をデポジットして上下分離領域（襲）
の上拡散層（２４）を形成する。
次に第１図Ｂに示す如く、基板（２１）全面に周知の気
相成長法によりＮ型のエピタキシャル層（２５）を約７
μｍ厚に積層する。この時埋込層（２２）および上拡散
層（２４）は上下方向に若干拡散きれる。
相成長法によりＮ型のエピタキシャル層（２５）を約７
μｍ厚に積層する。この時埋込層（２２）および上拡散
層（２４）は上下方向に若干拡散きれる。
次に第１図Ｃに示す如く、エピタキシャル層（２５）表
面の所定の領域にコレクタ低抵抗領域（３４）を形成す
るリン（Ｐ）をデポジットし、さらにエピタキシャル層
（２５）表面に選択的にボロンをイオン注入してＩＩＬ
のベース領域（２６）を付着する。このイオン注入はド
ーズ量１０１ｓ〜ｌ Ｑ ” ｃｍ −”、加速電圧８
０〜１００ ＫｅＶで行う。
面の所定の領域にコレクタ低抵抗領域（３４）を形成す
るリン（Ｐ）をデポジットし、さらにエピタキシャル層
（２５）表面に選択的にボロンをイオン注入してＩＩＬ
のベース領域（２６）を付着する。このイオン注入はド
ーズ量１０１ｓ〜ｌ Ｑ ” ｃｍ −”、加速電圧８
０〜１００ ＫｅＶで行う。
次に第１図りに示す如く、基板（１）全体に約１２００
°Ｃ，２時間の熱処理を加えることにより上下分離領域
（η）の上拡散層（２４）をエピタキシャル層（２５）
の厚みの半分以上はい上げて拡散し、同時にコレクタ低
抵抗領域（３４）とＩＩＬのベース領域（２６）をドラ
イブインする。具体的には、下拡散Ｗ！（２４）は基板
（２１）表面より約５μｍはい上げ、ベース領域（２６
）は約３μｍ、コレクタ低抵抗領域（３４）は約４μｍ
ドライブインする。この工程によりコレクタ低抵抗領域
（３４）は埋込層（２２〉に略到達するか又は完全に到
達させることができる。
°Ｃ，２時間の熱処理を加えることにより上下分離領域
（η）の上拡散層（２４）をエピタキシャル層（２５）
の厚みの半分以上はい上げて拡散し、同時にコレクタ低
抵抗領域（３４）とＩＩＬのベース領域（２６）をドラ
イブインする。具体的には、下拡散Ｗ！（２４）は基板
（２１）表面より約５μｍはい上げ、ベース領域（２６
）は約３μｍ、コレクタ低抵抗領域（３４）は約４μｍ
ドライブインする。この工程によりコレクタ低抵抗領域
（３４）は埋込層（２２〉に略到達するか又は完全に到
達させることができる。
次に第１図Ｅに示す如く、エピタキシャル層（２５）表
面より上下分離領域（υ）の上拡散層（２７）を選択拡
散し、上拡散層（２４）と連結して第１．第２の島領域
（２Ｂ）（２９）を形成する。
面より上下分離領域（υ）の上拡散層（２７）を選択拡
散し、上拡散層（２４）と連結して第１．第２の島領域
（２Ｂ）（２９）を形成する。
本工程は本発明の特徴とする工程で、あらかじめ下拡散
Ｊｉ（２４）をエピタキシャル！（２５）の厚みの半分
以上はい上げて拡散し、同時にコレクタ低抵抗領域（３
４）とＩＩＬのベース領域（２６）をドライブインした
後に上拡散層（２７）を形成しているので、上拡散層（
２７）はベース領域（２６）に制限されずに約３μｍと
浅くでき、拡散時間を約１時間と短くできる。このため
上拡散層（２７）の横方向拡散を約３μｍに抑えること
ができ、それらの表面占有面積を大幅に縮小できる。具
体的には、拡散窓の幅が４μｍであれば上拡散層（２７
）の幅は約１０μｍに形成される。尚上拡散層（２４〉
は上拡散層（２７）より深く拡散した分だけ幅広になり
、幅は約１４μｍに形成される。
Ｊｉ（２４）をエピタキシャル！（２５）の厚みの半分
以上はい上げて拡散し、同時にコレクタ低抵抗領域（３
４）とＩＩＬのベース領域（２６）をドライブインした
後に上拡散層（２７）を形成しているので、上拡散層（
２７）はベース領域（２６）に制限されずに約３μｍと
浅くでき、拡散時間を約１時間と短くできる。このため
上拡散層（２７）の横方向拡散を約３μｍに抑えること
ができ、それらの表面占有面積を大幅に縮小できる。具
体的には、拡散窓の幅が４μｍであれば上拡散層（２７
）の幅は約１０μｍに形成される。尚上拡散層（２４〉
は上拡散層（２７）より深く拡散した分だけ幅広になり
、幅は約１４μｍに形成される。
次に第１図Ｆに示す如く、エピタキシャル層（２５）表
面よりボロン（Ｂ）を選択的に拡散し、第１の島領ｆｊ
！＜２８）にはＮＰＮ）−ランジスタのベース領域（３
０）を、第２の島領域（２９）にはＩＩＬのインジェク
タ領域（３１）とベースコンタクト領域（３２）を約２
μｍの深さに夫々形成し、続いてリン（Ｐ）を選択拡散
して第１の島領域（２８〉にはＮＰＮ）−ランジスタの
エミッタ領域（３３）を、第２の島領域（２９）にはコ
レクタ領域（３５）を夫々約１．５μｍの深さに形成す
る。そして最後に酸化膜（３６）を開孔したフンタクト
ホール上に電極（３７）を配設して製造工程を終了する
。
面よりボロン（Ｂ）を選択的に拡散し、第１の島領ｆｊ
！＜２８）にはＮＰＮ）−ランジスタのベース領域（３
０）を、第２の島領域（２９）にはＩＩＬのインジェク
タ領域（３１）とベースコンタクト領域（３２）を約２
μｍの深さに夫々形成し、続いてリン（Ｐ）を選択拡散
して第１の島領域（２８〉にはＮＰＮ）−ランジスタの
エミッタ領域（３３）を、第２の島領域（２９）にはコ
レクタ領域（３５）を夫々約１．５μｍの深さに形成す
る。そして最後に酸化膜（３６）を開孔したフンタクト
ホール上に電極（３７）を配設して製造工程を終了する
。
この様にして形成した半導体集積回路では、上拡散層（
２７）を大幅に浅くできるので、その横力向°拡散を抑
え、表面占有面積を大幅に縮小できる。
２７）を大幅に浅くできるので、その横力向°拡散を抑
え、表面占有面積を大幅に縮小できる。
この時下拡散層（２４）を上拡散層（２７）より幅広に
形成するものの、上拡散層（２４）の周端部は横方向拡
散によって湾曲し、基板（２１）表面から上方向に向っ
て徐々に幅狭になるので基板（２１）表面で約１４μｍ
の幅があっても下拡散Ｍ（２４）最上部では拡散窓の線
幅である約４μｍになる。また、エピタキシャル層（２
５）表面より拡散形成した各領域の周端部も横方向拡散
によって湾曲するので、上拡散層（２４）の最上部とエ
ピタキシャル層（２５）表面より拡散形成した各領域の
底部とは互いに十分離間し、耐圧の面からみても幅広に
形成した上拡散層（２４）はエピタキシャル層（２５）
表面における集積度の向上を何ら防げることがない。
形成するものの、上拡散層（２４）の周端部は横方向拡
散によって湾曲し、基板（２１）表面から上方向に向っ
て徐々に幅狭になるので基板（２１）表面で約１４μｍ
の幅があっても下拡散Ｍ（２４）最上部では拡散窓の線
幅である約４μｍになる。また、エピタキシャル層（２
５）表面より拡散形成した各領域の周端部も横方向拡散
によって湾曲するので、上拡散層（２４）の最上部とエ
ピタキシャル層（２５）表面より拡散形成した各領域の
底部とは互いに十分離間し、耐圧の面からみても幅広に
形成した上拡散層（２４）はエピタキシャル層（２５）
表面における集積度の向上を何ら防げることがない。
さらに第２の島領域（２９）に形成したＩＩＬでは、イ
オン注入により形成する低濃度のベース領域（２６）を
下拡散、５（２４）と同時にドライブインするのでこれ
を十分に深く形成できる。従って、ベース幅が広くても
十分に低濃度であることと、エピタキシャル層（２５）
を薄くできるのでベース領域（２６）底部から埋込層（
２２）までの距離を短くできることから、ｆＴが高く更
に高速のＩＩＬが得られる。
オン注入により形成する低濃度のベース領域（２６）を
下拡散、５（２４）と同時にドライブインするのでこれ
を十分に深く形成できる。従って、ベース幅が広くても
十分に低濃度であることと、エピタキシャル層（２５）
を薄くできるのでベース領域（２６）底部から埋込層（
２２）までの距離を短くできることから、ｆＴが高く更
に高速のＩＩＬが得られる。
そうして第１の島領域（２８）に形成したＮＰＮトラン
ジスタでは、コレクタ低抵抗領域（３４）を上下分離領
域（２りの下拡散層（２４）と同一工程で形成するので
、コレクタ低抵抗領域（２４）を上拡散層（２７）より
十分に深く、最適な条件を選べば埋込層（２２）に完全
に達するように形成でき、極めて良好なＶｃｘ（Ｓａｔ
）が得られる。
ジスタでは、コレクタ低抵抗領域（３４）を上下分離領
域（２りの下拡散層（２４）と同一工程で形成するので
、コレクタ低抵抗領域（２４）を上拡散層（２７）より
十分に深く、最適な条件を選べば埋込層（２２）に完全
に達するように形成でき、極めて良好なＶｃｘ（Ｓａｔ
）が得られる。
（ト）発明の詳細
な説明した如く本発明によれば、あらかじめ下拡散層（
２４）をエピタキシャル層（２５）の厚みの半分以上は
い上げて拡散した後、上拡散層（２７）を形成するので
、上拡散層（２７）を浅くでき、その横方向拡散を抑え
て集請度を大幅に向上できるという利点を有する。
２４）をエピタキシャル層（２５）の厚みの半分以上は
い上げて拡散した後、上拡散層（２７）を形成するので
、上拡散層（２７）を浅くでき、その横方向拡散を抑え
て集請度を大幅に向上できるという利点を有する。
さらに本発明によれば、コレクタ低抵抗領域（３４）と
ベース領域（２６）は下拡散７６！（２４）と同時にド
ライブインするのでエピタキシャル層（２５）を薄くシ
ても十分に深く形成でき、更に高速化したＩＩＬとＶｃ
ｌＬ（ｓａｔ）の低いＮＰＮトランジスタとを一体化共
存できるという利点をも有する。
ベース領域（２６）は下拡散７６！（２４）と同時にド
ライブインするのでエピタキシャル層（２５）を薄くシ
ても十分に深く形成でき、更に高速化したＩＩＬとＶｃ
ｌＬ（ｓａｔ）の低いＮＰＮトランジスタとを一体化共
存できるという利点をも有する。
また本発明によれば、上拡散層（２７）の拡散時間が短
いので熱拡散によるエピタキシャル層（２５）表面の結
晶欠陥が少く、きらに下拡散層（２４〉を上拡散層（２
７）より幅広に形成するので、多少のマスクずれがあっ
ても完全な接合分離が得られるという利点をも有する。
いので熱拡散によるエピタキシャル層（２５）表面の結
晶欠陥が少く、きらに下拡散層（２４〉を上拡散層（２
７）より幅広に形成するので、多少のマスクずれがあっ
ても完全な接合分離が得られるという利点をも有する。
第１図Ａ乃至第１図Ｆは本発明による製造方法を説明す
るための断面図、第２図Ａ乃至第２図Ｅは従来の製造方
法を説明するための断面図である。 （２１）は半導体基板、 （２２）は埋込層、 （２４
）は上下分離領域（η）の下拡散層、 （２５）はエピ
タキシャル層、 （２６）はＩＩＬのベース領域、 （
２７〉は上下分離領域（η）の上拡散層、 （３４）コ
レクタ低抵抗領域である。 出願人 三洋電機株式会社外１名 代理人 弁理士 西野卓嗣 外１名 静 法
るための断面図、第２図Ａ乃至第２図Ｅは従来の製造方
法を説明するための断面図である。 （２１）は半導体基板、 （２２）は埋込層、 （２４
）は上下分離領域（η）の下拡散層、 （２５）はエピ
タキシャル層、 （２６）はＩＩＬのベース領域、 （
２７〉は上下分離領域（η）の上拡散層、 （３４）コ
レクタ低抵抗領域である。 出願人 三洋電機株式会社外１名 代理人 弁理士 西野卓嗣 外１名 静 法
Claims (1)
- （１）一導電型の半導体基板表面に複数の埋込層を形成
する逆導電型の不純物を付着し、該埋込層を囲んで上下
分離領域の下拡散層を形成する一導電型の不純物を付着
する工程、 前記基板全面に逆導電型のエピタキシャル層を積層する
工程、 前記エピタキシャル層表面にコレクタ低抵抗領域を形成
する逆導電型の不純物とＩＩＬのベース領域を形成する
一導電型の不純物を付着する工程、 前記基板全体を加熱処理して前記下拡散層を前記エピタ
キシャル層の厚みの半分以上はい上らせて拡散し、同時
に前記コレクタ低抵抗領域と前記ベース領域をドライブ
インする工程、 前記エピタキシャル層表面より前記上下分離領域の上拡
散層を形成し、前記下拡散層に到達させて第１、第２の
島領域を形成する工程、 前記エピタキシャル層表面より一導電型の不純物を選択
拡散し、前記第１の島領域にはベース領域を、前記ＩＩ
Ｌのベース領域が作り込まれた第２の島領域にはインジ
ェクタ領域及びベースコンタクト領域を形成する工程、 前記エピタキシャル層表面より逆導電型の不純物を選択
拡散し、前記第１の島領域にはエミッタ領域を、前記第
２の島領域にはコレクタ領域を形成する工程とを具備す
ることを特徴とする半導体集積回路の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61220700A JPS6376360A (ja) | 1986-09-18 | 1986-09-18 | 半導体集積回路の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61220700A JPS6376360A (ja) | 1986-09-18 | 1986-09-18 | 半導体集積回路の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6376360A true JPS6376360A (ja) | 1988-04-06 |
| JPH0577301B2 JPH0577301B2 (ja) | 1993-10-26 |
Family
ID=16755120
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61220700A Granted JPS6376360A (ja) | 1986-09-18 | 1986-09-18 | 半導体集積回路の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6376360A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5350686A (en) * | 1976-10-19 | 1978-05-09 | Mitsubishi Electric Corp | Production of semiconductor integrated circuit |
| JPS5384578A (en) * | 1976-12-29 | 1978-07-26 | Fujitsu Ltd | Semiconductor integrated circuit |
-
1986
- 1986-09-18 JP JP61220700A patent/JPS6376360A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5350686A (en) * | 1976-10-19 | 1978-05-09 | Mitsubishi Electric Corp | Production of semiconductor integrated circuit |
| JPS5384578A (en) * | 1976-12-29 | 1978-07-26 | Fujitsu Ltd | Semiconductor integrated circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0577301B2 (ja) | 1993-10-26 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |