JPS62219557A - 半導体集積回路の製造方法 - Google Patents
半導体集積回路の製造方法Info
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- JPS62219557A JPS62219557A JP61062454A JP6245486A JPS62219557A JP S62219557 A JPS62219557 A JP S62219557A JP 61062454 A JP61062454 A JP 61062454A JP 6245486 A JP6245486 A JP 6245486A JP S62219557 A JPS62219557 A JP S62219557A
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- epitaxial layer
- pnp transistor
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/60—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D10/00 or H10D18/00, e.g. integration of BJTs
- H10D84/65—Integrated injection logic
- H10D84/658—Integrated injection logic integrated in combination with analog structures
Landscapes
- Bipolar Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）産業上の利用分野
本発明は縦型ＰＮＰ トランジスタとＩＩＬ（Ｉｎｔｅ
ｇｒａｔｅｄ Ｉｎｊｅｃｔｉｏｎ Ｌｏｇｉｃ）と通
常のＮＰＮトランジスタを組み込んだ半導体集積回路の
製造方法の改良に関する。
ｇｒａｔｅｄ Ｉｎｊｅｃｔｉｏｎ Ｌｏｇｉｃ）と通
常のＮＰＮトランジスタを組み込んだ半導体集積回路の
製造方法の改良に関する。
（ロ）従来の技術
従来の半導体集積回路の製造方法を第２図（イ）乃至第
２図（ホ）を用いて説明する。
２図（ホ）を用いて説明する。
先ず第２図（イ）に示す如く、半導体基板（１）として
Ｐ型のシリコン基板を用い、基板（１）上に選択的にア
ンチモン（ｓｂ）をデポジットして複数個の埋込層（２
ａ）（２ｂ） （２ｃ）を形成し、埋込ＭＡ （２ａ）
（２ｂ）（２ｃ）を囲む基板（１）表面及び所定の埋込
層（２ａ）上にはボロン（Ｂ）をデポジットして上下分
離領域（３）の下拡散層（４）及び縦型ＰＮＰ トラン
ジスタのコレクタ埋込層（５）を形成する。
Ｐ型のシリコン基板を用い、基板（１）上に選択的にア
ンチモン（ｓｂ）をデポジットして複数個の埋込層（２
ａ）（２ｂ） （２ｃ）を形成し、埋込ＭＡ （２ａ）
（２ｂ）（２ｃ）を囲む基板（１）表面及び所定の埋込
層（２ａ）上にはボロン（Ｂ）をデポジットして上下分
離領域（３）の下拡散層（４）及び縦型ＰＮＰ トラン
ジスタのコレクタ埋込層（５）を形成する。
次に第２図（ロ）に示す如く、基板（１）全面に周知の
気相成長法によりＮ型のエピタキシャル層（６）を所定
厚さに形成する。
気相成長法によりＮ型のエピタキシャル層（６）を所定
厚さに形成する。
次に第２図（ハ）に示す如く、エピタキシャル層（６〉
表面の所定の埋込層（２ａ）上にリン（Ｐ）をイオン注
入し、縦型ＰＮＰ トランジスタのベース領域（７）を
付着する。このイオン注入はドーズ量１０１２〜ｌ Ｑ
” ｃｙｎ−”、加速電圧８０〜１００ＫｅＶで行う
。そして他の埋込層〈２ｂ）上にはボロン（Ｂ）をイオ
ン注入し、ＩＩＬのベース領域（８）を付着する。この
イオン注入はドーズ量１０１３〜１０′４、加速電圧８
０〜１００ＫｅＶで行う。
表面の所定の埋込層（２ａ）上にリン（Ｐ）をイオン注
入し、縦型ＰＮＰ トランジスタのベース領域（７）を
付着する。このイオン注入はドーズ量１０１２〜ｌ Ｑ
” ｃｙｎ−”、加速電圧８０〜１００ＫｅＶで行う
。そして他の埋込層〈２ｂ）上にはボロン（Ｂ）をイオ
ン注入し、ＩＩＬのベース領域（８）を付着する。この
イオン注入はドーズ量１０１３〜１０′４、加速電圧８
０〜１００ＫｅＶで行う。
次に第２図（ニ）に示す如く、エピタキシャル層（６）
表面より上下分離領域（３）の上拡散層（９）と縦型Ｐ
ＮＰトランジスタのコレクタ導出領域（１０）を拡散し
、同時に下拡散層（４）、縦型Ｐ Ｎ Ｐ Ｉ−ランジ
スタのコレクタ埋込層（５）及びベース領域（７）、Ｉ
ＩＬのベース領域（８）をドライブインする。この工程
で上拡散層（９）と下拡散層（４）が連結して」二下分
離領域（３）を形成し、エピタキシャル層（６）を接合
分離して第１、第２、第３の島領域（１１）（１２）（
１３）を形成する。またコレクタ導出領域（１０）はコ
レクタ埋込層（５）まで達し、ベース領域（７）を囲む
。
表面より上下分離領域（３）の上拡散層（９）と縦型Ｐ
ＮＰトランジスタのコレクタ導出領域（１０）を拡散し
、同時に下拡散層（４）、縦型Ｐ Ｎ Ｐ Ｉ−ランジ
スタのコレクタ埋込層（５）及びベース領域（７）、Ｉ
ＩＬのベース領域（８）をドライブインする。この工程
で上拡散層（９）と下拡散層（４）が連結して」二下分
離領域（３）を形成し、エピタキシャル層（６）を接合
分離して第１、第２、第３の島領域（１１）（１２）（
１３）を形成する。またコレクタ導出領域（１０）はコ
レクタ埋込層（５）まで達し、ベース領域（７）を囲む
。
具体的にはエピタキシャル層（６）の厚みが１３μｍで
あれば、上拡散層（９）は約９μｍ、下拡散層（４）と
コレクタ埋込層（５）は約７μｍの深きに拡散し、縦型
ＰＮＰトランジスタのベース領域（７〉とＩＩＬのベー
ス領域（８）は共に約４μｍの深さにドライブインする
。
あれば、上拡散層（９）は約９μｍ、下拡散層（４）と
コレクタ埋込層（５）は約７μｍの深きに拡散し、縦型
ＰＮＰトランジスタのベース領域（７〉とＩＩＬのベー
ス領域（８）は共に約４μｍの深さにドライブインする
。
次に第２図（ホ〉に示す如く、エピタキシャル層（６）
表面よりボロン（Ｂ）を選択拡散し、第１の島領域（１
１）には縦型ＰＮＰトランジスタのエミッタ領域（１４
）を、第２の島領域（１２）には、ＩＩＬのインジェク
タ領域（１５）及びベースコンタクト領域（１６）を、
第３の島領域（１３）にはＮＰＮトランジスタのベース
領域（１７）を夫々形成し、続いてリン（Ｐ）を選択拡
散して第１の島領域（１１）には縦型ＰＮＰ トランジ
スタのベースコンタクト領域（１８）を、第２の島領域
（１２）にはＩＩＬのコレクク領域（１９）を、第３の
島領域（１３）にはＮＰＮトランジスタのエミッタ領域
（２０）及びコレクタコンタクト領域（２１）を夫々形
成する。
表面よりボロン（Ｂ）を選択拡散し、第１の島領域（１
１）には縦型ＰＮＰトランジスタのエミッタ領域（１４
）を、第２の島領域（１２）には、ＩＩＬのインジェク
タ領域（１５）及びベースコンタクト領域（１６）を、
第３の島領域（１３）にはＮＰＮトランジスタのベース
領域（１７）を夫々形成し、続いてリン（Ｐ）を選択拡
散して第１の島領域（１１）には縦型ＰＮＰ トランジ
スタのベースコンタクト領域（１８）を、第２の島領域
（１２）にはＩＩＬのコレクク領域（１９）を、第３の
島領域（１３）にはＮＰＮトランジスタのエミッタ領域
（２０）及びコレクタコンタクト領域（２１）を夫々形
成する。
この様にして第１の島領域（１１）に形成した縦型ＰＮ
Ｐトランジスタは、活性ベースの大部分をイオン注入に
より形成したベース領域（７）で形成するので、その不
純物濃度が内部にドリフト電界を生じさせてキャリアの
走行速度を増大させ、高い利得帯域幅積ｆＴが得られて
いる。また縦型ＰＮＰトランジスタの石。はほぼベース
領域（７）で決定されるので、エピタキシャル層（６）
の比抵抗や厚さがばらついてもｈＦＩＩはあまりばらつ
かない。尚斯る構造の縦型ＰＮＰトランジスタは、例え
ば特開昭５９−２１１２７０号公報に記載されている。
Ｐトランジスタは、活性ベースの大部分をイオン注入に
より形成したベース領域（７）で形成するので、その不
純物濃度が内部にドリフト電界を生じさせてキャリアの
走行速度を増大させ、高い利得帯域幅積ｆＴが得られて
いる。また縦型ＰＮＰトランジスタの石。はほぼベース
領域（７）で決定されるので、エピタキシャル層（６）
の比抵抗や厚さがばらついてもｈＦＩＩはあまりばらつ
かない。尚斯る構造の縦型ＰＮＰトランジスタは、例え
ば特開昭５９−２１１２７０号公報に記載されている。
また第２の島領域（１２）に形成したＩＩＬは、島領域
（１２）をエミッタとする逆方向縦型ＮＰＮ トランジ
スタの活性ベースを低濃度でベースコンタクト領域（１
６）より深いベース領域（８）で形成するので、ベース
幅が広くても高い逆βが得られる。尚斯る構造のＩＩＬ
は、例えば特願昭６０−２０６９７１号に記載されてい
る。
（１２）をエミッタとする逆方向縦型ＮＰＮ トランジ
スタの活性ベースを低濃度でベースコンタクト領域（１
６）より深いベース領域（８）で形成するので、ベース
幅が広くても高い逆βが得られる。尚斯る構造のＩＩＬ
は、例えば特願昭６０−２０６９７１号に記載されてい
る。
そして第３の島領域（１３）には、島領域（１３）をコ
レクタとする通常のバイポーラＮＰＮ Ｉ〜ランジスタ
が、これら縦型ＰＮＰ ）−ランジスク、ＩＩＬと一体
化共存きれている。
レクタとする通常のバイポーラＮＰＮ Ｉ〜ランジスタ
が、これら縦型ＰＮＰ ）−ランジスク、ＩＩＬと一体
化共存きれている。
（ハ）発明が解決しようとする問題点
しかしながら、ＩＩＬの高速性を活かすにはエピタキシ
ャル層（６）を薄くしてＩＩＬのベース領域（８）底部
から埋込層（２ｂ）までの距離を縮めた方が有利である
。ところが従来の製造方法では上下分離領域（３）の上
拡散層（９）を拡散すると同時に、縦型ＰＮＰｌ−ラン
ジスタのコレクタ埋込層（５）とベース領域（７）及び
ＩＩＬのベース領域（８）をドライブインしている。そ
のため上拡散層（９）の拡散工程にはこれらの領域を十
分に深く拡散して所定の特性を得るだけの処理時間が要
求される。しかも上拡散層（９）と下拡散層（４）とで
は、上拡散層（９）の方が供給される不純物が多い状態
、即ちボロン（Ｂ）を多量に含む拡散源膜を付着したま
まの状態で拡散するため、どうしても上拡散層（９）の
方が下拡散層（４）より深く形成されてしまう。
ャル層（６）を薄くしてＩＩＬのベース領域（８）底部
から埋込層（２ｂ）までの距離を縮めた方が有利である
。ところが従来の製造方法では上下分離領域（３）の上
拡散層（９）を拡散すると同時に、縦型ＰＮＰｌ−ラン
ジスタのコレクタ埋込層（５）とベース領域（７）及び
ＩＩＬのベース領域（８）をドライブインしている。そ
のため上拡散層（９）の拡散工程にはこれらの領域を十
分に深く拡散して所定の特性を得るだけの処理時間が要
求される。しかも上拡散層（９）と下拡散層（４）とで
は、上拡散層（９）の方が供給される不純物が多い状態
、即ちボロン（Ｂ）を多量に含む拡散源膜を付着したま
まの状態で拡散するため、どうしても上拡散層（９）の
方が下拡散層（４）より深く形成されてしまう。
従ってエピタキシャル層（６〉を薄くしても上拡散層（
９）はかなり深く形成しなければならず、横方向拡散が
大で集積度を向上できない欠点があった。
９）はかなり深く形成しなければならず、横方向拡散が
大で集積度を向上できない欠点があった。
（ニ）問題点を解決するための手段
本発明は斯上した欠点に鑑みてなされ、上下分離領域（
３）の下拡散層〈４〉と縦型ＰＮＰ トランジスタのコ
レクタ埋込層（５）をエピタキシャル層（６）の厚みの
半分以上はい上げて拡散し、同時に縦型ＰＮＰトランジ
スタのベース領域（７）とＩＩＬのベース領域（８）を
十分に深くドライブインした後、上下分離領域（３）の
上拡散層（９）を形成することにより、集積度を大幅に
向上した、縦型ＰＮＰトランジスタとＩＩＬとＮＰＮト
ランジスタとを共存させた半導体集積回路の製造方法を
提供するものである。
３）の下拡散層〈４〉と縦型ＰＮＰ トランジスタのコ
レクタ埋込層（５）をエピタキシャル層（６）の厚みの
半分以上はい上げて拡散し、同時に縦型ＰＮＰトランジ
スタのベース領域（７）とＩＩＬのベース領域（８）を
十分に深くドライブインした後、上下分離領域（３）の
上拡散層（９）を形成することにより、集積度を大幅に
向上した、縦型ＰＮＰトランジスタとＩＩＬとＮＰＮト
ランジスタとを共存させた半導体集積回路の製造方法を
提供するものである。
（＊）作用
本発明によれば、あらかじめ下拡散層（４）をエピタキ
シャル層（６）の厚みの半分以上はい上げて拡散した後
に上拡散層（９）を形成するので、上拡散層（９）を浅
くでき、その横方向拡散を抑えて表面占有面積を減少で
きる。しかも縦型ＰＮＰ トランジスタのコレクタ埋込
層（５）とベース領域（７）及びＩＩＬのベース領域（
８）は下拡散１ｔ（４）と同時にドライブインするので
、各々の領域を十分に深く形成できる。
シャル層（６）の厚みの半分以上はい上げて拡散した後
に上拡散層（９）を形成するので、上拡散層（９）を浅
くでき、その横方向拡散を抑えて表面占有面積を減少で
きる。しかも縦型ＰＮＰ トランジスタのコレクタ埋込
層（５）とベース領域（７）及びＩＩＬのベース領域（
８）は下拡散１ｔ（４）と同時にドライブインするので
、各々の領域を十分に深く形成できる。
従って特性良好な縦型ＰＮＰ トランジスタとＩＩＬと
ＮＰＮ）ランジスクを一体化共存でき、且つ集積度を大
幅に向上できる。
ＮＰＮ）ランジスクを一体化共存でき、且つ集積度を大
幅に向上できる。
（へ）実施例
以下本発明の半導体集積回路の製造方法を第１図（イ）
乃至（へ）を用いて詳細に説明する。
乃至（へ）を用いて詳細に説明する。
先ず第１図（イ）に示す如く、半導体基板（１）として
Ｐ型のシリコン基板を用い、基板（１）上に選択的にア
ンチモン（ｓｂ）をデポジットして複数個の埋込層（２
ａ）（２ｂ） （２ｃ）を形成し、埋込層（２ｇ） （
ｚｂ＞ （２ｃ）を囲む基板（１）表面及び所定の埋込
層（２ａ）上にはボロン（Ｂ）をデポジットして上下分
離領域（３）の下拡散層（４）及び縦型ＰＮＰ トラン
ジスタのコレクタ埋込層（５）を形成する。
Ｐ型のシリコン基板を用い、基板（１）上に選択的にア
ンチモン（ｓｂ）をデポジットして複数個の埋込層（２
ａ）（２ｂ） （２ｃ）を形成し、埋込層（２ｇ） （
ｚｂ＞ （２ｃ）を囲む基板（１）表面及び所定の埋込
層（２ａ）上にはボロン（Ｂ）をデポジットして上下分
離領域（３）の下拡散層（４）及び縦型ＰＮＰ トラン
ジスタのコレクタ埋込層（５）を形成する。
次に第１図（ロ）に示す如く、基板（１）全面に周知の
気相成長法によりＮ型のエピタキシャル層（６）を約７
μｍ厚に形成する。
気相成長法によりＮ型のエピタキシャル層（６）を約７
μｍ厚に形成する。
次に第１図（ハ〉に示す如く、エピタキシャル層（６）
表面の所定の埋込層（２ａ）上にリン（Ｐ）をイオン注
入し、縦型ＰＮＰ トランジスタのベース領域（７）を
付着する。このイオン注入はドーズ量１０′２ｗ ｌ
Ｑ ”ｃｍ−”、加速電圧８０〜１００ＫｅＶで行う。
表面の所定の埋込層（２ａ）上にリン（Ｐ）をイオン注
入し、縦型ＰＮＰ トランジスタのベース領域（７）を
付着する。このイオン注入はドーズ量１０′２ｗ ｌ
Ｑ ”ｃｍ−”、加速電圧８０〜１００ＫｅＶで行う。
そして他の埋込層（２ｂ）上にはボロン（Ｂ）をイオン
注入し、ＩＩＬのベース領域（８）を付着する。このイ
オン注入はドーズ量１０′３〜１０′′、加速電圧８０
〜１００ＫｅＶで行う。尚本工程では先にボロン（Ｂ）
をイオン注入し、続いてリン（Ｐ）をイオン注入しても
よいことは言うまでもない。
注入し、ＩＩＬのベース領域（８）を付着する。このイ
オン注入はドーズ量１０′３〜１０′′、加速電圧８０
〜１００ＫｅＶで行う。尚本工程では先にボロン（Ｂ）
をイオン注入し、続いてリン（Ｐ）をイオン注入しても
よいことは言うまでもない。
次に第１図（ニ）に示す如く、基板（１）全体に約１２
００°Ｃ，２時間の熱処理を加えることにより上下分離
領域（３）の下拡散層（４）と縦型ＰＮＰ トランジス
タのコレクタ埋込層（５）とをエピタキシャル層（６）
の厚みの半分以上はい上げて拡散し、同時にｌ１ｆｆｉ
ＰＮＰトランジスタのベース領域（７）とＩＩＬ（７）
ベース領域（８）をドライブインする。具体的には、下
拡散層（４）とコレクタ埋込層（５）は約５μｍはい上
げて拡散し、縦型ＰＮＰ トランジスタのベース領域（
７）とＩＩＬのベース領域（８）は約３μｍの深さに拡
散する。従って縦型ＰＮＰ ）−ランジスタのベース領
域（７）はコレクタ埋込層（５）に完全に到達する。尚
ベース領域（７）の不純物濃度を本実施例よりやや低く
してコレクタ埋込層（５）に完全に到達しない構造とし
ても何ら問題無い。そして埋込層（２ａ）（２ｂ）（２
ｃ）は約２μｍの深さにはい上げる。
００°Ｃ，２時間の熱処理を加えることにより上下分離
領域（３）の下拡散層（４）と縦型ＰＮＰ トランジス
タのコレクタ埋込層（５）とをエピタキシャル層（６）
の厚みの半分以上はい上げて拡散し、同時にｌ１ｆｆｉ
ＰＮＰトランジスタのベース領域（７）とＩＩＬ（７）
ベース領域（８）をドライブインする。具体的には、下
拡散層（４）とコレクタ埋込層（５）は約５μｍはい上
げて拡散し、縦型ＰＮＰ トランジスタのベース領域（
７）とＩＩＬのベース領域（８）は約３μｍの深さに拡
散する。従って縦型ＰＮＰ ）−ランジスタのベース領
域（７）はコレクタ埋込層（５）に完全に到達する。尚
ベース領域（７）の不純物濃度を本実施例よりやや低く
してコレクタ埋込層（５）に完全に到達しない構造とし
ても何ら問題無い。そして埋込層（２ａ）（２ｂ）（２
ｃ）は約２μｍの深さにはい上げる。
次に第１図（ホ）に示す如く、エピタキシャル層（６）
表面より上下分離領域（３）の上拡散層（９）と縦型Ｐ
ＮＰトランジスタのコレクタ導出領域（１０）を同時に
選択拡散し、上下分離領域（３）をエピタキシャル層（
６）の厚みの半分より浅い位置で連結して第１、第２、
第３の島領域（１１）（１２）（１３）を形成する。
表面より上下分離領域（３）の上拡散層（９）と縦型Ｐ
ＮＰトランジスタのコレクタ導出領域（１０）を同時に
選択拡散し、上下分離領域（３）をエピタキシャル層（
６）の厚みの半分より浅い位置で連結して第１、第２、
第３の島領域（１１）（１２）（１３）を形成する。
本工程は本発明の特徴とする工程で、あらかじめ上拡散
層（４〉をエピタキシャル層（６）の厚みの半分以上は
い上げて拡散し、同時に縦型ＰＮＰ トランジスタのコ
レクタ埋込層（５）とベース領域（７）及びＩＩＬのベ
ース領域（８〉を十分に深くドライブインした後、上拡
散Ｂ（９）を形成するので、上拡散層（９）はこれらの
領域に制約されずに約３μｍと浅くでき、その拡散時間
を約１時間と短くできる。このため上拡散層（９）の横
方向拡散を約３μｍに抑えることがでさ、それらの表面
占有面積を大幅に縮小できる。具体的には、拡散窓の幅
が４μｍであれば上拡散層（９）とコレクタ導出領域（
１０）の幅は約１０μｍに形成される。また上拡散層（
４〉は上拡散層（９〉より深く形成した分だけ幅広にな
り、幅が約１４μｍに形成される。
層（４〉をエピタキシャル層（６）の厚みの半分以上は
い上げて拡散し、同時に縦型ＰＮＰ トランジスタのコ
レクタ埋込層（５）とベース領域（７）及びＩＩＬのベ
ース領域（８〉を十分に深くドライブインした後、上拡
散Ｂ（９）を形成するので、上拡散層（９）はこれらの
領域に制約されずに約３μｍと浅くでき、その拡散時間
を約１時間と短くできる。このため上拡散層（９）の横
方向拡散を約３μｍに抑えることがでさ、それらの表面
占有面積を大幅に縮小できる。具体的には、拡散窓の幅
が４μｍであれば上拡散層（９）とコレクタ導出領域（
１０）の幅は約１０μｍに形成される。また上拡散層（
４〉は上拡散層（９〉より深く形成した分だけ幅広にな
り、幅が約１４μｍに形成される。
次に第１図（へ）に示す如く、エピタキシャル層（６）
表面よりボロン（Ｂ）を選択拡散し、第１の島領域り１
１）には縦型ＰＮＰ ）ランジスクのエミッタ領域（１
４）を、第２の島領域（１２）にはＩＩＬのインジェク
タ領域（１５）とベースコンタクト領域（１６）を、第
３の島領域（１３）にはＮＰＮトランジスタのベース領
域（１７）を夫々的２μｍの深さに拡散し、続いてエピ
タキシャル層（６）表面よりリン（Ｐ）を選択拡散し、
第１の島領域（１１）には縦型ＰＮＰトランジスタのベ
ースコンタクト領域（１８）を、第２の島領域（１２）
にはＩＩＬのコレクタ領域（１９）を、第３の島領域（
１３）にはＮＰＮ トランジスタのエミッタ領域（２０
）とコレクタコンタクト領域（２１）を夫々的１．５μ
ｍの深きに形成する。
表面よりボロン（Ｂ）を選択拡散し、第１の島領域り１
１）には縦型ＰＮＰ ）ランジスクのエミッタ領域（１
４）を、第２の島領域（１２）にはＩＩＬのインジェク
タ領域（１５）とベースコンタクト領域（１６）を、第
３の島領域（１３）にはＮＰＮトランジスタのベース領
域（１７）を夫々的２μｍの深さに拡散し、続いてエピ
タキシャル層（６）表面よりリン（Ｐ）を選択拡散し、
第１の島領域（１１）には縦型ＰＮＰトランジスタのベ
ースコンタクト領域（１８）を、第２の島領域（１２）
にはＩＩＬのコレクタ領域（１９）を、第３の島領域（
１３）にはＮＰＮ トランジスタのエミッタ領域（２０
）とコレクタコンタクト領域（２１）を夫々的１．５μ
ｍの深きに形成する。
この様に形成した半導体集積回路では、上拡散層（９）
を浅くできるので、その横方向拡散を抑え、表面占有面
積を大幅に縮小できる。この時下拡散層（４）は上拡散
層（９）より幅広に形成するものの、その周端部は横方
向拡散によって湾曲し、基板（１）表面から上方向に向
って徐々に幅狭になるので、基板（１）表面で約１４μ
ｍの幅があっても上拡散層（４）最上部では拡散窓の線
幅である約４μｍになる。従って幅広に形成した上拡散
層（４）はエピタキシャル層（６）表面における集積度
の向上を防げず、上下分離領域（３）の表面占有面積は
上拡散層（９）のみで決定できるので集積度を大幅に向
上できる。
を浅くできるので、その横方向拡散を抑え、表面占有面
積を大幅に縮小できる。この時下拡散層（４）は上拡散
層（９）より幅広に形成するものの、その周端部は横方
向拡散によって湾曲し、基板（１）表面から上方向に向
って徐々に幅狭になるので、基板（１）表面で約１４μ
ｍの幅があっても上拡散層（４）最上部では拡散窓の線
幅である約４μｍになる。従って幅広に形成した上拡散
層（４）はエピタキシャル層（６）表面における集積度
の向上を防げず、上下分離領域（３）の表面占有面積は
上拡散層（９）のみで決定できるので集積度を大幅に向
上できる。
さらに第１の島領域（１１〉に形成した縦型ＰＮＰトラ
ンジスタでは、コレクタ埋込層（５）とベース領域（７
）を上拡散層（４）と同時に形成するので十分に深く形
成できる。従って活性ベースとなる領域の全部又は略全
部をイオン注入により形成したベース領域（７）で形成
でさるので、従来と同等かそれ以上の高いｆＴが得られ
、且つ石、のばらつきも少い。そしてボロン（Ｂ）とア
ンチモン（ｓｂ）の拡散係数の差で形成するコレクタ埋
込層（５）も埋込層（２ａ）より大きくはい上り、必要
且つ十分な■。。
ンジスタでは、コレクタ埋込層（５）とベース領域（７
）を上拡散層（４）と同時に形成するので十分に深く形
成できる。従って活性ベースとなる領域の全部又は略全
部をイオン注入により形成したベース領域（７）で形成
でさるので、従来と同等かそれ以上の高いｆＴが得られ
、且つ石、のばらつきも少い。そしてボロン（Ｂ）とア
ンチモン（ｓｂ）の拡散係数の差で形成するコレクタ埋
込層（５）も埋込層（２ａ）より大きくはい上り、必要
且つ十分な■。。
（ｓａｔ）が得られる。
また第２の島領域（１２）に形成したＩＩＬでは、島領
域（１２）をエミッタとする逆方向縦型ＮＰＮ）−ラン
ジスタの活性ベースがイオン注入により形成した低濃度
のベース領域（８）で形成され、且つベース領域（８）
が深く拡散されることとエピタキシャル層（６）を薄く
したことによりベース領域（８）底部から埋込層（２ｂ
）までが接近するので、ベース幅が広くても高い逆βが
得られる。きらに活性ベースが深いので、コレクタ領域
（１９）のばらつきによる逆βのばらつきも少い。
域（１２）をエミッタとする逆方向縦型ＮＰＮ）−ラン
ジスタの活性ベースがイオン注入により形成した低濃度
のベース領域（８）で形成され、且つベース領域（８）
が深く拡散されることとエピタキシャル層（６）を薄く
したことによりベース領域（８）底部から埋込層（２ｂ
）までが接近するので、ベース幅が広くても高い逆βが
得られる。きらに活性ベースが深いので、コレクタ領域
（１９）のばらつきによる逆βのばらつきも少い。
そうして第３の島領域（１３）にはこの島領域（１３）
をコレクタとするバイポーラＮＰＮ）ランジスクが縦型
ＰＮＰトランジスタ、ＩＩＬと一体化共存されている。
をコレクタとするバイポーラＮＰＮ）ランジスクが縦型
ＰＮＰトランジスタ、ＩＩＬと一体化共存されている。
（ト）発明の詳細
な説明した如く本発明によれば、あらかじめ上拡散層（
４）をエピタキシャル層（６）の厚みの半分以上はい上
げた後、上拡散層（９）を形成するので、上拡散層（９
）を浅くでき、その横方向拡散を抑えて集積度を大幅に
向上できるという利点を有する。
４）をエピタキシャル層（６）の厚みの半分以上はい上
げた後、上拡散層（９）を形成するので、上拡散層（９
）を浅くでき、その横方向拡散を抑えて集積度を大幅に
向上できるという利点を有する。
さらに本発明によれば、上拡散層（４）と同時に縦型Ｐ
ＮＰトランジスタのコレクタ埋込層（５）とベース領域
（７）及びＩＩＬのベース領域（８）をドライブインす
るので、各々十分な拡散深許が得られ、それによって必
要且つ十分なＶｃｔ（ｓａｔ）、ｆｌ、ｈ、アのばらつ
きを有する縦型ＰＮＰ ｌ−ランジスタと逆βを向上し
て更に高速化したＩＩＬと通常のバイポーラＮＰＮ ト
ランジスタとを一体化共存できるという利点を有する。
ＮＰトランジスタのコレクタ埋込層（５）とベース領域
（７）及びＩＩＬのベース領域（８）をドライブインす
るので、各々十分な拡散深許が得られ、それによって必
要且つ十分なＶｃｔ（ｓａｔ）、ｆｌ、ｈ、アのばらつ
きを有する縦型ＰＮＰ ｌ−ランジスタと逆βを向上し
て更に高速化したＩＩＬと通常のバイポーラＮＰＮ ト
ランジスタとを一体化共存できるという利点を有する。
また本発明によれば、上拡散層（９）の拡散時間が短い
ので熱拡散によるエピタキシャル層（６）表面の結晶欠
陥が少く、さらに上拡散層（４）を上拡散層（９）より
幅広に形成するので多少のマスクずれがあっても完全な
接合分離が得られるという利点を有する。
ので熱拡散によるエピタキシャル層（６）表面の結晶欠
陥が少く、さらに上拡散層（４）を上拡散層（９）より
幅広に形成するので多少のマスクずれがあっても完全な
接合分離が得られるという利点を有する。
第１図（イ）乃至第１図（へ）は本発明による製造方法
を説明するための断面図、第２図（イ）乃至第２図（ホ
）は従来の製造方法を説明するための断面図である。 （１）は半導体基板、 （２ａ）（２ｂ）（２ｃ）は埋
込層、（４）は上下分離領域（３）の上拡散層、（５）
は縦型ＰＮＰトランジスタのコレクタ埋込層、（６〉は
エピタキシャル層、（７）は縦型ＰＮＰ トランジスタ
のベース領域、（８）はＩＩＬのベース領域、（９）は
上下分離領域（３）の上拡散層である。
を説明するための断面図、第２図（イ）乃至第２図（ホ
）は従来の製造方法を説明するための断面図である。 （１）は半導体基板、 （２ａ）（２ｂ）（２ｃ）は埋
込層、（４）は上下分離領域（３）の上拡散層、（５）
は縦型ＰＮＰトランジスタのコレクタ埋込層、（６〉は
エピタキシャル層、（７）は縦型ＰＮＰ トランジスタ
のベース領域、（８）はＩＩＬのベース領域、（９）は
上下分離領域（３）の上拡散層である。
Claims (1)
- （１）一導電型半導体基板表面に複数個の埋込層を形成
する逆導電型の不純物を付着し、該埋込層を囲む前記基
板表面には上下分離領域の下拡散層を、所定の前記埋込
層上には縦型ＰＮＰトランジスタのコレクタ埋込層を夫
々形成する一導電型の不純物を付着する工程、 前記基板全面に逆導電型のエピタキシャル層を積層する
工程、 前記エピタキシャル層表面の前記所定の埋込層上には前
記縦型ＰＮＰトランジスタのベース領域を形成する逆導
電型の不純物を、他の前記埋込層上にはＩＩＬのベース
領域を形成する一導電型の不純物を夫々付着する工程、 前記基板全体を加熱処理して前記下拡散層と前記コレク
タ埋込層を前記エピタキシャル層の厚みの半分以上はい
上げて拡散し、同時に前記縦型ＰＮＰトランジスタのベ
ース領域と前記ＩＩＬのベース領域をドライブインする
工程、 前記エピタキシャル層表面より前記上下分離領域の上拡
散層を前記下拡散層に到達するまで選択拡散して第１、
第２、第３の島領域を形成し、同時に前記第１の島領域
には前記縦型ＰＮＰトランジスタのコレクタ導出領域を
形成する工程、前記エピタキシャル層表面より一導電型
の不純物を選択拡散し、前記第１の島領域には前記縦型
ＰＮＰトランジスタのエミッタ領域を、前記第２の島領
域にはＩＩＬのインジェクタ領域とベースコンタクト領
域を、前記第３の島領域にはＮＰＮトランジスタのベー
ス領域を夫々形成し、続いて逆導電型の不純物を選択拡
散して前記第１の島領域には前記縦型ＰＮＰトランジス
タのベースコンタクト領域を、前記第２の島領域には前
記ＩＩＬのコレクタ領域を、前記第３の島領域には前記
ＮＰＮトランジスタのエミッタ領域とコレクタコンタク
ト領域を夫々形成する工程とを具備することを特徴とす
る半導体集積回路の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61062454A JPS62219557A (ja) | 1986-03-19 | 1986-03-19 | 半導体集積回路の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61062454A JPS62219557A (ja) | 1986-03-19 | 1986-03-19 | 半導体集積回路の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62219557A true JPS62219557A (ja) | 1987-09-26 |
| JPH0577300B2 JPH0577300B2 (ja) | 1993-10-26 |
Family
ID=13200664
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61062454A Granted JPS62219557A (ja) | 1986-03-19 | 1986-03-19 | 半導体集積回路の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62219557A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5350686A (en) * | 1976-10-19 | 1978-05-09 | Mitsubishi Electric Corp | Production of semiconductor integrated circuit |
| JPS5384578A (en) * | 1976-12-29 | 1978-07-26 | Fujitsu Ltd | Semiconductor integrated circuit |
-
1986
- 1986-03-19 JP JP61062454A patent/JPS62219557A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5350686A (en) * | 1976-10-19 | 1978-05-09 | Mitsubishi Electric Corp | Production of semiconductor integrated circuit |
| JPS5384578A (en) * | 1976-12-29 | 1978-07-26 | Fujitsu Ltd | Semiconductor integrated circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0577300B2 (ja) | 1993-10-26 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |