JPS6399573A - メモリ装置 - Google Patents
メモリ装置Info
- Publication number
- JPS6399573A JPS6399573A JP61245683A JP24568386A JPS6399573A JP S6399573 A JPS6399573 A JP S6399573A JP 61245683 A JP61245683 A JP 61245683A JP 24568386 A JP24568386 A JP 24568386A JP S6399573 A JPS6399573 A JP S6399573A
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- JP
- Japan
- Prior art keywords
- region
- oxide film
- impurity
- writing
- memory device
- Prior art date
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- Pending
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- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、メモリ装置、特に７０−ティングゲート型の
ＥＥＦＲＯＭメモリ装置に関する。
ＥＥＦＲＯＭメモリ装置に関する。
本発明は、フローティングゲート型のメそり装置であり
、書き込みが行なわれるゲート絶縁膜の下に形成された
不純物領域の不純物濃度を相対的に低くすることにより
、ホットキャリアによるソフトライティングを抑えるこ
とができるようにしたものである。
、書き込みが行なわれるゲート絶縁膜の下に形成された
不純物領域の不純物濃度を相対的に低くすることにより
、ホットキャリアによるソフトライティングを抑えるこ
とができるようにしたものである。
第３図に示すように、従来のフローティングゲート型Ｅ
ＦｉＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａ
ｂｌｅ ａｎｄＰｒｏｇｒａｍｍａｂｌｅ ＲＯＭ ）
メモリ装置（２Ｉ）は、Ｐ形Ｓｉ基板（１）にソース領
域ａ３とドレイン領域ＩとなるＮ形不純物領域μでか形
成されたＰ形８４基板（１）上に酸化膜＋２３． （７
）を介してフローティングゲート圓と制御ゲートαりが
形成されて構成されている。（７）はトンネルゲート酸
化膜である。なお、この構造は、Ｆｌｏｔｏｘ（Ｆｌｏ
ａｔｉｎｇ−ｇａｔｅ ｔｕｎｎｅｌ ｏｘｉｄｅ）型
とも呼ばれる。
ＦｉＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａ
ｂｌｅ ａｎｄＰｒｏｇｒａｍｍａｂｌｅ ＲＯＭ ）
メモリ装置（２Ｉ）は、Ｐ形Ｓｉ基板（１）にソース領
域ａ３とドレイン領域ＩとなるＮ形不純物領域μでか形
成されたＰ形８４基板（１）上に酸化膜＋２３． （７
）を介してフローティングゲート圓と制御ゲートαりが
形成されて構成されている。（７）はトンネルゲート酸
化膜である。なお、この構造は、Ｆｌｏｔｏｘ（Ｆｌｏ
ａｔｉｎｇ−ｇａｔｅ ｔｕｎｎｅｌ ｏｘｉｄｅ）型
とも呼ばれる。
上述した構造に係るフローティングゲート型Ｂ Ｂ Ｐ
Ｉ’ＬＯＭメモリ装置（２１）による場合、トンネル
ゲート酸化膜（７）がソース領域住９及びドレイン領域
側と同程度の高い不純物濃度を有する拡散領域上に形成
されているため、ば化膜（力の膜質が悪くなり、信頼性
に欠けるという欠点があった。また、チャンネル長を短
くした場合、不純物領域αｎ全部が同じ高濃度であるた
め、電界集中が生じてポットキャリアが発生し、ソフト
ライティングが起き易くなるという問題点もあった。
Ｉ’ＬＯＭメモリ装置（２１）による場合、トンネル
ゲート酸化膜（７）がソース領域住９及びドレイン領域
側と同程度の高い不純物濃度を有する拡散領域上に形成
されているため、ば化膜（力の膜質が悪くなり、信頼性
に欠けるという欠点があった。また、チャンネル長を短
くした場合、不純物領域αｎ全部が同じ高濃度であるた
め、電界集中が生じてポットキャリアが発生し、ソフト
ライティングが起き易くなるという問題点もあった。
本発明は、上記問題点を解決することができるメモリ装
置を提供するものである。
置を提供するものである。
本発明は、フローティングゲート型のメモリ装ｙ！ｔ、
（ＩＱにおいて、少くとも書−き込みが行なわれるゲー
ト絶縁膜（７）の下に形成された不純物領域（５）の不
純物濃度を他の不純物領域（１７）の不純物濃度と比べ
℃低くすることを特徴とする。
（ＩＱにおいて、少くとも書−き込みが行なわれるゲー
ト絶縁膜（７）の下に形成された不純物領域（５）の不
純物濃度を他の不純物領域（１７）の不純物濃度と比べ
℃低くすることを特徴とする。
本発明によれば、トンネルゲート領域（７）がソース領
域（１３１とドレイン領域Ｉの相対的に高濃度の領域住
η上ではなく、低濃度の領域（５１上に形成され、且つ
その低濃度領域（５）がドレイン領域Ｉのオフセット部
分時を兼ねる構造となっていて、電界強度が緩和される
ため、ホットキャリアの影響が少なく、ソフトライティ
ングに強い構造が実現できる。
域（１３１とドレイン領域Ｉの相対的に高濃度の領域住
η上ではなく、低濃度の領域（５１上に形成され、且つ
その低濃度領域（５）がドレイン領域Ｉのオフセット部
分時を兼ねる構造となっていて、電界強度が緩和される
ため、ホットキャリアの影響が少なく、ソフトライティ
ングに強い構造が実現できる。
本発明に係るフローティングゲート型メモリ装置の実施
例を製法例と併せて説明する。
例を製法例と併せて説明する。
先ず第１図Ａに示すように、Ｐ形Ｓｉ基板ｔｘｔにゲー
ト酸化膜（２）を形成し、ＬＯＣＯ８法でフィールド酸
化膜（３）を形成した後、ホトレジスト（４）をマスク
としてＮ形不純物である例えばＡｓ 又はＰｈｏｓ
を低濃度（ＩＸＩＯ＝１０ ／ｌ ）にイオン注入し
てＮ−領域（５）を形成する。
ト酸化膜（２）を形成し、ＬＯＣＯ８法でフィールド酸
化膜（３）を形成した後、ホトレジスト（４）をマスク
としてＮ形不純物である例えばＡｓ 又はＰｈｏｓ
を低濃度（ＩＸＩＯ＝１０ ／ｌ ）にイオン注入し
てＮ−領域（５）を形成する。
次に第１図Ｂに示すように、このホトレジスト（４）を
マスクとしてトンネルゲート酸化膜（力を形成すべき部
分のゲー・ト酸化膜（２）を選択的にエツチング除去し
て開口部（６）を形成する。なお、本例とは逆に、開口
部（６）を選択的に形成した後、イオン注入を行ってＮ
領域（５１を形成しても良い。
マスクとしてトンネルゲート酸化膜（力を形成すべき部
分のゲー・ト酸化膜（２）を選択的にエツチング除去し
て開口部（６）を形成する。なお、本例とは逆に、開口
部（６）を選択的に形成した後、イオン注入を行ってＮ
領域（５１を形成しても良い。
次に第１図Ｃに示すように、ホトレジスト（４）を除去
した後、熱酸化を行ってＮ領域（５）上にトンネルゲー
ト酸化膜（７）を形成する。
した後、熱酸化を行ってＮ領域（５）上にトンネルゲー
ト酸化膜（７）を形成する。
次に第１図りに示すように、全面にフローティ／グゲー
） （ｌυを形成するための多結晶Ｓｔ層（シリサイド
層又は両者の複合層でも良い）（８）、絶縁膜となる熱
酸化膜（９）及び制御ゲートα３を形成するための多結
晶Ｓｉ層（シリサイド層又は両者の複合層でも良い）Ｈ
を順次形成する。
） （ｌυを形成するための多結晶Ｓｔ層（シリサイド
層又は両者の複合層でも良い）（８）、絶縁膜となる熱
酸化膜（９）及び制御ゲートα３を形成するための多結
晶Ｓｉ層（シリサイド層又は両者の複合層でも良い）Ｈ
を順次形成する。
次に第１図Ｅに示すように、ホトリソグラフィにより、
ホトレジスト（４）をマスクにしてエツチングし、フロ
ーティングゲートａυと制御ゲー） ａ３を形成する。
ホトレジスト（４）をマスクにしてエツチングし、フロ
ーティングゲートａυと制御ゲー） ａ３を形成する。
なお、これらの７０−テイングゲートαυと制御ゲート
００幅方向は必ずしもセルファンインソフトで同時に形
成されるわけではない。
００幅方向は必ずしもセルファンインソフトで同時に形
成されるわけではない。
次に第１図Ｆに示すように、Ｎ形不純物であるＡｓ 又
はｒｈｏｓ を高濃度にイオン注入してＮ領域αηで
あるソース領域Ｑ３１とドレイン領域ａ１を形成する。
はｒｈｏｓ を高濃度にイオン注入してＮ領域αηで
あるソース領域Ｑ３１とドレイン領域ａ１を形成する。
最後に第１図Ｇに示すように、層間絶縁膜となる酸化膜
（１５１を形成して、Ｆｌｏｔｏｘ型Ｉ） ＥＥＰ Ｒ
ＯＭ ） モリ装置叫を得る。
（１５１を形成して、Ｆｌｏｔｏｘ型Ｉ） ＥＥＰ Ｒ
ＯＭ ） モリ装置叫を得る。
本実施例のメモリ装置−によれば、トンネルゲート酸化
膜（７）がドレイン領域（１４１の高濃度領域Ｑ７）上
ではなく、低濃度領域（５１上に形成され、且つこの低
濃度領域（５）かドレイン領域（１４のオフセット部分
時を兼ねる構造となっている。即ち、ドレイン領域０４
側のみＬＤＤ構造となっている（なお、Ｎ領域ｔ５）
（Ｄ ｘｊ （拡散深す） カＮ 領域Ｑ７） ヨリ深
ければＤＤＤ（Ｄｏｕｂｌｅ Ｄｉｆｆｕｓｅｄ Ｄｒ
ａｉｎ）構造となる）ため、書き込みが行なわれるトン
ネルゲート酸化膜（力における電界強度が緩和される。
膜（７）がドレイン領域（１４１の高濃度領域Ｑ７）上
ではなく、低濃度領域（５１上に形成され、且つこの低
濃度領域（５）かドレイン領域（１４のオフセット部分
時を兼ねる構造となっている。即ち、ドレイン領域０４
側のみＬＤＤ構造となっている（なお、Ｎ領域ｔ５）
（Ｄ ｘｊ （拡散深す） カＮ 領域Ｑ７） ヨリ深
ければＤＤＤ（Ｄｏｕｂｌｅ Ｄｉｆｆｕｓｅｄ Ｄｒ
ａｉｎ）構造となる）ため、書き込みが行なわれるトン
ネルゲート酸化膜（力における電界強度が緩和される。
この結果、ホットキャリアの影響が少なく、ソフトライ
ティングに強いメモリ装置ｕｅが得られる。また、本実
施例のように、Ｎ領域（５）上にトンネルゲート酸化膜
（７）を熱酸化膜として形成した場合には、膜質が良好
になり、信頼性が向上する。
ティングに強いメモリ装置ｕｅが得られる。また、本実
施例のように、Ｎ領域（５）上にトンネルゲート酸化膜
（７）を熱酸化膜として形成した場合には、膜質が良好
になり、信頼性が向上する。
次に書き込みが行なわれるトンネルゲート酸化膜（７）
の下の不純物領域（５）の濃度を相対的に低くするため
の他の作製法を説明する。
の下の不純物領域（５）の濃度を相対的に低くするため
の他の作製法を説明する。
第２図Ａに示すように、Ｐ形Ｓｉ基板（１）にゲート酸
化膜（２）を形成した後、ゲート酸化膜（２）上にゲー
ト長に対応する長さを有するホトレジスト（４）を形成
する。そして、このホトレジスト（４）をマスクとして
Ｎ形不純物である例えばＡｓを低濃度（ＩＸＩＯ〜１０
７ｃｍ ）にイオン注入してＮ領域（５）をソース領域
ａ３とドレイン領域（１４１となるべき部分のＳｉ基板
（１）に形成する。
化膜（２）を形成した後、ゲート酸化膜（２）上にゲー
ト長に対応する長さを有するホトレジスト（４）を形成
する。そして、このホトレジスト（４）をマスクとして
Ｎ形不純物である例えばＡｓを低濃度（ＩＸＩＯ〜１０
７ｃｍ ）にイオン注入してＮ領域（５）をソース領域
ａ３とドレイン領域（１４１となるべき部分のＳｉ基板
（１）に形成する。
次に第２図Ｂに示すように、第１図Ｂに示す工程と同様
の処理を行ってドレイン領域圓に対応する部分のゲート
酸化膜（２）を選択的に除去する。
の処理を行ってドレイン領域圓に対応する部分のゲート
酸化膜（２）を選択的に除去する。
この後、第１図Ｃから第１図Ｆに示す工程と同様の工程
を経て、第２図Ｃに示すように、ドレイン領域（１４１
がＬＤＤ構造となっているフローティングゲート型のメ
モリ装置αｅを得る。なお、通常の場合図示するように
、ソース領域αＪの一部がＮ領域（５）となっているが
、これはマスクの合せずれに相当する分として元のＮ領
域（５）が一部分残ったものである。従って、マスクの
合せずれが起らない理想的な場合には、ソース領域ａＪ
は高濃度のＮ領域（１７）のみとなる。
を経て、第２図Ｃに示すように、ドレイン領域（１４１
がＬＤＤ構造となっているフローティングゲート型のメ
モリ装置αｅを得る。なお、通常の場合図示するように
、ソース領域αＪの一部がＮ領域（５）となっているが
、これはマスクの合せずれに相当する分として元のＮ領
域（５）が一部分残ったものである。従って、マスクの
合せずれが起らない理想的な場合には、ソース領域ａＪ
は高濃度のＮ領域（１７）のみとなる。
本発明により、ホットキャリアによるソフトライテング
を抑えることができるフローティングゲート型のメモリ
装置が得られる。また、トンネルゲート絶縁膜をＮ領域
の熱酸化膜として形成することにより、膜質の良好なト
ンネルゲート絶縁膜が得られる。
を抑えることができるフローティングゲート型のメモリ
装置が得られる。また、トンネルゲート絶縁膜をＮ領域
の熱酸化膜として形成することにより、膜質の良好なト
ンネルゲート絶縁膜が得られる。
第１図は実施例の製法例を示す工程図、第２図は他の製
法例を示す工程図、第３図は従来例の断面図である。 （１）はＰ形８ｉ基板、（２）はゲート酸化膜、（５）
はＮ領域、（７）はトンネルゲート酸化膜、Ｕυはフロ
ーティングゲート、α２は制御ゲート、０３はソース領
域、０４はドレイン領域、αｅはメモリ装置である。
法例を示す工程図、第３図は従来例の断面図である。 （１）はＰ形８ｉ基板、（２）はゲート酸化膜、（５）
はＮ領域、（７）はトンネルゲート酸化膜、Ｕυはフロ
ーティングゲート、α２は制御ゲート、０３はソース領
域、０４はドレイン領域、αｅはメモリ装置である。
Claims (1)
- フローティングゲート型のメモリ装置において、少く
とも書き込みが行なわれるゲート絶縁膜下に形成された
不純物領域の不純物濃度が、他の不純物領域の不純物濃
度に比べて低くなつていることを特徴とするメモリ装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61245683A JPS6399573A (ja) | 1986-10-16 | 1986-10-16 | メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61245683A JPS6399573A (ja) | 1986-10-16 | 1986-10-16 | メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6399573A true JPS6399573A (ja) | 1988-04-30 |
Family
ID=17137258
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61245683A Pending JPS6399573A (ja) | 1986-10-16 | 1986-10-16 | メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6399573A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0456283A (ja) * | 1990-06-25 | 1992-02-24 | Matsushita Electron Corp | 半導体記憶装置およびその製造方法 |
| US5250832A (en) * | 1990-10-05 | 1993-10-05 | Nippon Steel Corporation | MOS type semiconductor memory device |
| EP0810673A1 (de) * | 1996-05-17 | 1997-12-03 | Siemens Aktiengesellschaft | Halbleiterbauelement mit Kompensationsimplantation und Herstellverfahren |
| US6101128A (en) * | 1995-06-29 | 2000-08-08 | Sharp Kabushiki Kaisha | Nonvolatile semiconductor memory and driving method and fabrication method of the same |
| USRE37199E1 (en) | 1995-06-29 | 2001-05-29 | Sharp Kabushiki Kaisha | Method of making nonvolatile semiconductor memory |
| KR100372151B1 (ko) * | 1994-03-17 | 2003-05-09 | 내셔널 세미콘덕터 코포레이션 | 터널산화물영역에자기정렬된드레인확산영역을지니는eeprom셀및그제조방법 |
-
1986
- 1986-10-16 JP JP61245683A patent/JPS6399573A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0456283A (ja) * | 1990-06-25 | 1992-02-24 | Matsushita Electron Corp | 半導体記憶装置およびその製造方法 |
| US5250832A (en) * | 1990-10-05 | 1993-10-05 | Nippon Steel Corporation | MOS type semiconductor memory device |
| KR100372151B1 (ko) * | 1994-03-17 | 2003-05-09 | 내셔널 세미콘덕터 코포레이션 | 터널산화물영역에자기정렬된드레인확산영역을지니는eeprom셀및그제조방법 |
| US6101128A (en) * | 1995-06-29 | 2000-08-08 | Sharp Kabushiki Kaisha | Nonvolatile semiconductor memory and driving method and fabrication method of the same |
| USRE37199E1 (en) | 1995-06-29 | 2001-05-29 | Sharp Kabushiki Kaisha | Method of making nonvolatile semiconductor memory |
| EP0810673A1 (de) * | 1996-05-17 | 1997-12-03 | Siemens Aktiengesellschaft | Halbleiterbauelement mit Kompensationsimplantation und Herstellverfahren |
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