JPS639960A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS639960A JPS639960A JP61154370A JP15437086A JPS639960A JP S639960 A JPS639960 A JP S639960A JP 61154370 A JP61154370 A JP 61154370A JP 15437086 A JP15437086 A JP 15437086A JP S639960 A JPS639960 A JP S639960A
- Authority
- JP
- Japan
- Prior art keywords
- insulating film
- effect transistor
- semiconductor
- gate insulating
- resistance layer
- Prior art date
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- Granted
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/851—Dispositions of multiple connectors or interconnections
- H10W72/874—On different surfaces
- H10W72/884—Die-attach connectors and bond wires
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は耐放射線性能を強化した半導体装置の構造に関
する。
する。
（従来の技術）
現今、一般に使用される半導体集積回路装置の素子間分
離領域およびフィールド領域はシリコン基板内に深く埋
設するように形成した厚いシリコン酸化膜から成る。こ
の厚膜シリコンば化膜を用いると絶縁耐圧が向上しＭＯ
Ｓゲートおよび配−による寄生容量を減少せしめると共
に回路装置の表面を平担化して段差による配線切れなど
を防止し得るので製造技術上にも利するところが太きい
。
離領域およびフィールド領域はシリコン基板内に深く埋
設するように形成した厚いシリコン酸化膜から成る。こ
の厚膜シリコンば化膜を用いると絶縁耐圧が向上しＭＯ
Ｓゲートおよび配−による寄生容量を減少せしめると共
に回路装置の表面を平担化して段差による配線切れなど
を防止し得るので製造技術上にも利するところが太きい
。
しかし、この構造の半導体集積回路装置は放射線の多い
環境（例えば宇宙空間）で使用されると素子分離機能が
全く破壊され多量のリーク電流を発生せしめたり、或い
はＭＯ８′ｇ界効果トランジスタのゲートしきい値電圧
（ＶＴ）またはバイポーラ・トランジスタのエミッタ接
地増’Ｗ？＋率（ロ）をそれぞれ変動または低下せしめ
たシするなどの好ましからざる現象をひきおこすことが
見出されている。
環境（例えば宇宙空間）で使用されると素子分離機能が
全く破壊され多量のリーク電流を発生せしめたり、或い
はＭＯ８′ｇ界効果トランジスタのゲートしきい値電圧
（ＶＴ）またはバイポーラ・トランジスタのエミッタ接
地増’Ｗ？＋率（ロ）をそれぞれ変動または低下せしめ
たシするなどの好ましからざる現象をひきおこすことが
見出されている。
この絶縁の劣化原因はプロトンなどの素粒子、電子＋Ｖ
５１またはＸ＃Ｍなどの電離性放射線を多量に受けた際
シリコン酸化膜内に電離現象が生じるためであることが
明らかにされている。通常、シリコン酸化膜は電離性放
射線を多量に受けると電離しその内部に多量の電子−正
孔対を発生するが易動度の大きな電子は殆んど霧散して
残らないので正に帯電し同時にシリコン基板との境界に
多数の界面準位を形成するよう作用する。従って、基板
との境界面に沿って担体の移動可能領域を形成して素子
間に多量のリーク電流を発生せしめるようＫなる。公表
された実験データによると、この電離現象はシリコン酸
化膜の、膜厚が厚くなる程著しく膜厚（ｔｏｘ ）の２
〜３＊に比例して劣化する。従って、一般にり、ＱＣ（
ＪＳ （ロコス）構造と言われている０、６μｍを超え
る厚のフィールド絶縁膜を備える電界効果トランジスタ
は宇宙空間では全く使用することができない。特にＮチ
ャネル形ＭＯ８電界効果トランジスタが著しく大きな影
響を受は人工衛星搭載用として要求される１０’ Ｒａ
ｄ（Ｓｉ）の放射線耐量に対し辛うじて１０’Ｒａｄ（
Ｓｉ）を満たし得るに過ぎないものとなる。従って、人
工衛星搭載用の集積回路ではフィールド絶縁膜を０．０
１〜０．１μｍ程ＩＫ薄膜化すると共にこれを基板と同
電位に設定する所謂フィールド・プレート絶縁法が開発
され用い始められている。
５１またはＸ＃Ｍなどの電離性放射線を多量に受けた際
シリコン酸化膜内に電離現象が生じるためであることが
明らかにされている。通常、シリコン酸化膜は電離性放
射線を多量に受けると電離しその内部に多量の電子−正
孔対を発生するが易動度の大きな電子は殆んど霧散して
残らないので正に帯電し同時にシリコン基板との境界に
多数の界面準位を形成するよう作用する。従って、基板
との境界面に沿って担体の移動可能領域を形成して素子
間に多量のリーク電流を発生せしめるようＫなる。公表
された実験データによると、この電離現象はシリコン酸
化膜の、膜厚が厚くなる程著しく膜厚（ｔｏｘ ）の２
〜３＊に比例して劣化する。従って、一般にり、ＱＣ（
ＪＳ （ロコス）構造と言われている０、６μｍを超え
る厚のフィールド絶縁膜を備える電界効果トランジスタ
は宇宙空間では全く使用することができない。特にＮチ
ャネル形ＭＯ８電界効果トランジスタが著しく大きな影
響を受は人工衛星搭載用として要求される１０’ Ｒａ
ｄ（Ｓｉ）の放射線耐量に対し辛うじて１０’Ｒａｄ（
Ｓｉ）を満たし得るに過ぎないものとなる。従って、人
工衛星搭載用の集積回路ではフィールド絶縁膜を０．０
１〜０．１μｍ程ＩＫ薄膜化すると共にこれを基板と同
電位に設定する所謂フィールド・プレート絶縁法が開発
され用い始められている。
（発明が解決しようとする問題点）
しかしながら、この電離性放射線による電離現象はフィ
ールド絶縁膜のみでなくゲート絶縁膜或いはシリコン基
板の内部でもおこる。すなわち、ゲート絶縁膜は多電の
電子−正孔対を発生して正に帯電しＮチャネル形の場合
であればそのゲートしきい値電圧Ｖｔ ’ｆｒ実質的に
低め、また、Ｐチャネル形であれば逆に高めるような現
象をおこす。
ールド絶縁膜のみでなくゲート絶縁膜或いはシリコン基
板の内部でもおこる。すなわち、ゲート絶縁膜は多電の
電子−正孔対を発生して正に帯電しＮチャネル形の場合
であればそのゲートしきい値電圧Ｖｔ ’ｆｒ実質的に
低め、また、Ｐチャネル形であれば逆に高めるような現
象をおこす。
特にシリコン基板の内部にダメージが発生すると電荷発
生中心と共に再結合中心ができ電子を消滅せしめるよう
作用するので、バイポーラ・トランジスタの場合ではリ
ーク電流の増大と共にエミッタ接地増幅率βの値も低下
して汀く現象が生じる。
生中心と共に再結合中心ができ電子を消滅せしめるよう
作用するので、バイポーラ・トランジスタの場合ではリ
ーク電流の増大と共にエミッタ接地増幅率βの値も低下
して汀く現象が生じる。
最近の技術動向によればゲート絶縁膜の膜厚はますます
薄膜化の傾向を強めているので、フィールド・プレート
絶縁法による効果と相俟って半導体集積回路装置の放射
線耐量は一応強化される。
薄膜化の傾向を強めているので、フィールド・プレート
絶縁法による効果と相俟って半導体集積回路装置の放射
線耐量は一応強化される。
しかし、このフィールド−プレート絶縁法による放射線
耐量強化手段は半導体装置の構造を複雑化するので製造
技術上やや難があるのみならずシリコン基板内部に生じ
る電離現象の防止には全く効果をあげることができない
。むしろ、フィールド絶縁膜の膜厚？実質的に極限まで
薄膜化するのでシリコン基板内部における電離現象の発
生１一層助長するよう作用する。
耐量強化手段は半導体装置の構造を複雑化するので製造
技術上やや難があるのみならずシリコン基板内部に生じ
る電離現象の防止には全く効果をあげることができない
。むしろ、フィールド絶縁膜の膜厚？実質的に極限まで
薄膜化するのでシリコン基板内部における電離現象の発
生１一層助長するよう作用する。
上述した従来の方法に対し、本発明はアニール効果によ
る特性回復を利用し、かつ、半導体集積回路上で最も放
射線耐性がない厚膜Ｎチャネルトランジスタテスイッチ
に利用し、半導体基板の収納容器側にもうけた発熱用抵
抗と組合せて、劣化が始まると同時にアニール効果によ
る回復を促進させているよう工夫した点に独ｍｌｌ性が
ある。
る特性回復を利用し、かつ、半導体集積回路上で最も放
射線耐性がない厚膜Ｎチャネルトランジスタテスイッチ
に利用し、半導体基板の収納容器側にもうけた発熱用抵
抗と組合せて、劣化が始まると同時にアニール効果によ
る回復を促進させているよう工夫した点に独ｍｌｌ性が
ある。
〔発明の目的Ｊ
本発明の目的は、上記の情況に翫みシリコン基板の内部
を含む全ての電離現数の発生に基づく特性劣化間聰を効
果的に解決する放射線耐量強化手段を備えた半導体装置
を提供することである。
を含む全ての電離現数の発生に基づく特性劣化間聰を効
果的に解決する放射線耐量強化手段を備えた半導体装置
を提供することである。
本発明の半導体装置は、半導体素子活性化領域および厚
膜ゲート絶縁膜のＮチャネル形電界効果トランジスタ領
域をそれぞれ形成する半導体基板と、前記半導体収納容
器の電源端子と地気端子との間に前記厚膜ゲート絶縁膜
とＮチャネル形電界効果トランジスタと加熱用抵抗層を
直列接続して挿入するボンディング・ワイヤとを備える
ことを含む。
膜ゲート絶縁膜のＮチャネル形電界効果トランジスタ領
域をそれぞれ形成する半導体基板と、前記半導体収納容
器の電源端子と地気端子との間に前記厚膜ゲート絶縁膜
とＮチャネル形電界効果トランジスタと加熱用抵抗層を
直列接続して挿入するボンディング・ワイヤとを備える
ことを含む。
すなわち、本発明によれば、半導体基板の収納容器の絶
縁基板内部には加熱用抵抗層が、また、半導体基板には
他の素子領域と共に厚膜ゲート絶縁膜のＮチャネル形電
界効果トランジスタがそれぞれ形成され、ポンディング
・ワイヤを介し直列接続されて収納容器の電源端子と地
気端子との間に接続される。
縁基板内部には加熱用抵抗層が、また、半導体基板には
他の素子領域と共に厚膜ゲート絶縁膜のＮチャネル形電
界効果トランジスタがそれぞれ形成され、ポンディング
・ワイヤを介し直列接続されて収納容器の電源端子と地
気端子との間に接続される。
この厚膜ゲート絶縁膜のＮチャネル形篤界効果トランジ
スタは半導体基板が電離性放射線の影響を受けた際ゲー
トしきい値電圧７丁を低下させて導通し収納容器の加熱
用抵抗層に電流を通じるよう機能する。従って、この加
熱用抵抗層によって半導体基板全体が動作保証温度以下
（例えば１００℃）に温められるよう設定されると、こ
の加熱は半導体基板に対するアニール効果として働き１
を雌性放射線による基板内部のダメージを回復せしめる
よう作用する。一般にトータルドーズと呼ばれるこの電
離現象による特性の劣化は常温の室内放置でも回復する
傾向をもつが基板温［ｔ−６げろとさらに顕著となる。
スタは半導体基板が電離性放射線の影響を受けた際ゲー
トしきい値電圧７丁を低下させて導通し収納容器の加熱
用抵抗層に電流を通じるよう機能する。従って、この加
熱用抵抗層によって半導体基板全体が動作保証温度以下
（例えば１００℃）に温められるよう設定されると、こ
の加熱は半導体基板に対するアニール効果として働き１
を雌性放射線による基板内部のダメージを回復せしめる
よう作用する。一般にトータルドーズと呼ばれるこの電
離現象による特性の劣化は常温の室内放置でも回復する
傾向をもつが基板温［ｔ−６げろとさらに顕著となる。
従って、このように基板温度をあげた場合では放射線に
よる劣化が進む一方ではアニール効果による回復も同時
進行することとなるので、両者のバランスにより半導体
装置の放射線耐量はシリコン基板内部を含め包括的に強
化される。以下図＠２参照して本発明の詳細な説明する
。
よる劣化が進む一方ではアニール効果による回復も同時
進行することとなるので、両者のバランスにより半導体
装置の放射線耐量はシリコン基板内部を含め包括的に強
化される。以下図＠２参照して本発明の詳細な説明する
。
第１図（ａ）および（ｂ）はそれぞれ本発明の一実施例
を示す平面図およびそのＸ−Ｙ断閲図である。本実施例
によれば、本発明の半導体装置は半導体基板の収納容器
ユと、このセラミ、り絶縁基板１上の窪み２内に載置さ
れた半導体基板３と、セラミ、り絶縁基板１内に埋設さ
れた加熱用抵抗層４と、半導体基板の収納容器１０の電
源端子５と地気端子６との間の半導体基板３上に形成さ
れた厚膜ゲート絶縁膜のＮチャネル形電界効果トランジ
スタ７と上記加熱用抵抗層４とを直列接続して挿入する
ボンディング・ワイヤ８および９とを含む。
を示す平面図およびそのＸ−Ｙ断閲図である。本実施例
によれば、本発明の半導体装置は半導体基板の収納容器
ユと、このセラミ、り絶縁基板１上の窪み２内に載置さ
れた半導体基板３と、セラミ、り絶縁基板１内に埋設さ
れた加熱用抵抗層４と、半導体基板の収納容器１０の電
源端子５と地気端子６との間の半導体基板３上に形成さ
れた厚膜ゲート絶縁膜のＮチャネル形電界効果トランジ
スタ７と上記加熱用抵抗層４とを直列接続して挿入する
ボンディング・ワイヤ８および９とを含む。
ここで、１０．１１は絶縁基板１上に形成されたメタラ
イズ配線層、１２は半導体基板３上に形成されたアルミ
配線導体、１３は厚膜ゲート絶縁膜のＮチャネル形電界
効果トランジスタ７のソース。
イズ配線層、１２は半導体基板３上に形成されたアルミ
配線導体、１３は厚膜ゲート絶縁膜のＮチャネル形電界
効果トランジスタ７のソース。
ゲート間共通接続電極、１４および１５は接続用端子電
極をそれぞれ示す。また、１６は半導体基板３上に形成
された半導体素子活性化領域でるる。
極をそれぞれ示す。また、１６は半導体基板３上に形成
された半導体素子活性化領域でるる。
本実施例によれば、加熱用抵抗層４による半導体基板１
のアニール状態設定はＮチャネル形域界効果トランジス
タ７の導通と共に開始される。この電界効果トランジス
タ７のゲート絶縁膜は通常のものより厚膜（例えばフィ
ールド絶縁膜と同一）に形成されているので、仮置電源
電圧Ｖｃｃが印加されていようとも常時は非導通状態に
ある。しかし、との厚膜のゲート絶縁膜は強い電離性放
射線が照射する環境では直ちに電離現象をおこしそのゲ
ートしきい値電圧ｖＴを低下させ、また、基板３との境
界面をｎ形化するよう作用してトランジスタ７を導通状
態におくよう機能する。すなわち、この環境ではこのヘ
チャンネル形電界効果トランジスタ７は言わばスイッチ
回路の役目を果たし半導体装置の劣化が始まると同時に
半導体基板３をアニール状態に設定することができる。
のアニール状態設定はＮチャネル形域界効果トランジス
タ７の導通と共に開始される。この電界効果トランジス
タ７のゲート絶縁膜は通常のものより厚膜（例えばフィ
ールド絶縁膜と同一）に形成されているので、仮置電源
電圧Ｖｃｃが印加されていようとも常時は非導通状態に
ある。しかし、との厚膜のゲート絶縁膜は強い電離性放
射線が照射する環境では直ちに電離現象をおこしそのゲ
ートしきい値電圧ｖＴを低下させ、また、基板３との境
界面をｎ形化するよう作用してトランジスタ７を導通状
態におくよう機能する。すなわち、この環境ではこのヘ
チャンネル形電界効果トランジスタ７は言わばスイッチ
回路の役目を果たし半導体装置の劣化が始まると同時に
半導体基板３をアニール状態に設定することができる。
従って、このゲート膜厚をフィールド絶縁膜の膜厚と等
しいかまたはそれ以上に設定すると、常時は電力を全く
消費することなき高放射線耐量の半導体装置を容易に構
成し得る。
しいかまたはそれ以上に設定すると、常時は電力を全く
消費することなき高放射線耐量の半導体装置を容易に構
成し得る。
第２図は本発明にかかる半導体基板の一実施例を示す断
面構造図で、厚膜ゲート絶縁膜のＮチャネル電界効果ト
ランジスタ７と半導体素子活性化領域１６を、収納容器
１０の加熱用抵抗層４との関係で示したものである。こ
こで、１７は厚膜フィールド絶縁膜を、また、Ｖｉｎは
信号入力をそれぞれ示している。
面構造図で、厚膜ゲート絶縁膜のＮチャネル電界効果ト
ランジスタ７と半導体素子活性化領域１６を、収納容器
１０の加熱用抵抗層４との関係で示したものである。こ
こで、１７は厚膜フィールド絶縁膜を、また、Ｖｉｎは
信号入力をそれぞれ示している。
以上の実施例では一つの半導体素子活性化領域１６を含
む場合を示したが勿論これは単なる例示でおって、ＣＭ
Ｏ８その他のあらゆる半導体素子の活性化領域が形成さ
れていてもよい。また、フィールド絶縁膜が所謂ＬＯＣ
Ｏ８（ロコス）構造をとる場合を示したが、これを０．
０１〜０．１μｍ程度にまで薄膜化し従来のフィールド
・プレート絶縁法を併用して実施してもよい。この場合
には両者の効果が相乗的に働きよシ一層放射線耐量を強
化することが可能である。
む場合を示したが勿論これは単なる例示でおって、ＣＭ
Ｏ８その他のあらゆる半導体素子の活性化領域が形成さ
れていてもよい。また、フィールド絶縁膜が所謂ＬＯＣ
Ｏ８（ロコス）構造をとる場合を示したが、これを０．
０１〜０．１μｍ程度にまで薄膜化し従来のフィールド
・プレート絶縁法を併用して実施してもよい。この場合
には両者の効果が相乗的に働きよシ一層放射線耐量を強
化することが可能である。
本実施例は半導体収納容器を所謂セラミック・シート積
層焼成によって形成したもので加熱用抵抗層４をセラミ
ック基板内部に埋設したものであるが、ガラスまたは樹
脂などの素材を用いてもよい。すなわち、ガラス封止ま
たは樹脂封止の半導体装置に実施することも可能である
。
層焼成によって形成したもので加熱用抵抗層４をセラミ
ック基板内部に埋設したものであるが、ガラスまたは樹
脂などの素材を用いてもよい。すなわち、ガラス封止ま
たは樹脂封止の半導体装置に実施することも可能である
。
第３図および第４図はそれぞれ本発明の他の実流側を示
す断面構造図で、ガラス封止および樹脂封止の半導体装
置に実施した場合をそれぞれ示すものである。すなわち
、第３図の実施例によれば半導体収納容器１」は全てガ
ラス材から成シ下部基板１８および上部基板１９の積層
絶縁基板によるペース部とキャップ部２０とを含む。こ
こで、ペース部の上部基板１９はその上面の蓮み内に半
導体基板３を載置すると共に底面に加熱用抵抗層４を備
え厚膜ゲート絶縁膜のＮチャネル形電界効果トランジス
タ７（図示しない）の作動に応動して半導体基板３を底
面から加熱せしめるよう機能する。ここで、８，９およ
び２１はこの加熱用抵抗層４と厚膜ゲート絶縁膜のＮチ
ャネル形電界効果トランジスタ７を直列接続して電源端
子（図示しない）と地気端子６との間に押入接続するボ
ンディング・ワイヤおよびリード線、また、２２および
２３はそれぞれシール・ガラス層およびメタライズ層を
示す。つぎに第４図の実施例によれば半導体容器１０は
全て樹脂材から成シ、下部基板２４および上部基板２５
の積層樹脂絶縁基板にょるペース部と樹脂封止部２６と
を含む。前実施例と同じくペース部の上部基板２５はそ
の上面の窪み内に半導体基板３を載置すると共に底面に
加熱用抵抗層４を備え厚膜ゲート絶縁膜のＮチャネル形
電界効果トランジスタ７（図示しない）の作動に応動し
て半導体基板３を底面から加熱せしめるよう機能する。
す断面構造図で、ガラス封止および樹脂封止の半導体装
置に実施した場合をそれぞれ示すものである。すなわち
、第３図の実施例によれば半導体収納容器１」は全てガ
ラス材から成シ下部基板１８および上部基板１９の積層
絶縁基板によるペース部とキャップ部２０とを含む。こ
こで、ペース部の上部基板１９はその上面の蓮み内に半
導体基板３を載置すると共に底面に加熱用抵抗層４を備
え厚膜ゲート絶縁膜のＮチャネル形電界効果トランジス
タ７（図示しない）の作動に応動して半導体基板３を底
面から加熱せしめるよう機能する。ここで、８，９およ
び２１はこの加熱用抵抗層４と厚膜ゲート絶縁膜のＮチ
ャネル形電界効果トランジスタ７を直列接続して電源端
子（図示しない）と地気端子６との間に押入接続するボ
ンディング・ワイヤおよびリード線、また、２２および
２３はそれぞれシール・ガラス層およびメタライズ層を
示す。つぎに第４図の実施例によれば半導体容器１０は
全て樹脂材から成シ、下部基板２４および上部基板２５
の積層樹脂絶縁基板にょるペース部と樹脂封止部２６と
を含む。前実施例と同じくペース部の上部基板２５はそ
の上面の窪み内に半導体基板３を載置すると共に底面に
加熱用抵抗層４を備え厚膜ゲート絶縁膜のＮチャネル形
電界効果トランジスタ７（図示しない）の作動に応動し
て半導体基板３を底面から加熱せしめるよう機能する。
ここで、８，９および２７ 、２８はそれぞれ第３図と
同じ目的で設けられたボンディング・ワイヤおよびリー
ド線、２３は同じくメタライズ層である。
同じ目的で設けられたボンディング・ワイヤおよびリー
ド線、２３は同じくメタライズ層である。
一般に、樹脂は熱に弱く高温雰囲気でガラス転位する性
質をもつので、本実施例では使用する樹脂のガラス転位
以下に加熱温度が設定される。
質をもつので、本実施例では使用する樹脂のガラス転位
以下に加熱温度が設定される。
以上詳細に説明したように、本発明によれば、電離性放
射層の照射による半導体装置の特性劣化をアニール効果
によりシリコン基板内部から回復せしめ得るので、半導
体基板内部のダメージに対するものを含め電離現象の発
生に基づく全ての特性劣化問題をきわめて有効に解決し
得る。この場合、アニール効果の発生に用いる加熱用抵
抗層を収納容器の絶縁基板内に埋設して設けるので抵抗
値の設定制御が容易であり、半導体装置が必要とする動
作保証温度以下のアニール温度をきわめて容易に実現し
得る。従って、宇宙空間の如き電離性放射線照射環境に
おける半導体装置の放射線耐量を著しく強化する効果を
有し、特に従来のフィールド・プレート絶縁法と併用す
れば相乗的効果を奏し得る。
射層の照射による半導体装置の特性劣化をアニール効果
によりシリコン基板内部から回復せしめ得るので、半導
体基板内部のダメージに対するものを含め電離現象の発
生に基づく全ての特性劣化問題をきわめて有効に解決し
得る。この場合、アニール効果の発生に用いる加熱用抵
抗層を収納容器の絶縁基板内に埋設して設けるので抵抗
値の設定制御が容易であり、半導体装置が必要とする動
作保証温度以下のアニール温度をきわめて容易に実現し
得る。従って、宇宙空間の如き電離性放射線照射環境に
おける半導体装置の放射線耐量を著しく強化する効果を
有し、特に従来のフィールド・プレート絶縁法と併用す
れば相乗的効果を奏し得る。
第１図（ａ）および（ｂ）はそれぞれ本発明の一実施例
を示す平面図およびそのＸ−Ｙ断面図、第２図は本発明
にかかる半導体基板の一実施例を示す断面構造図、第３
図および第４図はそれぞれ本発明の他の実施例を示す断
面構造図である。 １０・・・・・・半導体収納容器、１・・・・・・セラ
ミック絶縁基板、２・・・・・・絶縁基板の窪み、３・
・・・・・半導体基板、４・・・・・・加熱用抵抗層、
５・・・・・・電源端子、６・・・・・・地気端子、７
・・・・・・厚膜ゲート絶縁膜のＮチャネル形電界効果
トランジスタ、８，９・・・・・・ボンディング・ワイ
ヤ、１０，１１・・・・・・メタライズ配線層、１２・
・・・・・アルミ配線導体、１３・・・・・・厚膜ゲー
ト絶縁膜のＮチャネル形電界効果トランジスタのソース
、ゲート間共通接続電極、１４．１５・・・・・・接続
用端子電極、１６・・・・・・半導体素子活性化領域、
１７・・・・・・厚膜フィールド絶縁膜、１８および１
９・・・・・・ガラス材から成る半導体収納容器の下部
および上部の絶縁基板、２０・・・・・・ガラス・キャ
ップ部、２２・・・・・・シール・ガラス層、２３・・
・・・・メタライズ層、２１．２７．２８・・・・・・
リード線、２４および２５・・・・・・樹脂材から成る
半導体収納容器の下部および上部の絶縁基板、２６・・
・・・・樹脂封止部。 代理人 弁理士 内 原 １ ′７セー 暑 、゛ （ｂ） 躬／図 ｇ・−半導示〜を本（鴎君４匁 ｆｌ）、ｆ
ｌ−ｍ−メタライズｊＥｌｌｌｆ−４１！＃Ｊ−眸≧１
２芝」 、〆２′・−−ア
ノぼ＃ＩＩＪ噂（４２トζ４−・ｘＪ−府花抗眉
湧Ｂ−待読用端号電極名ｙ−−にン肴ジグ、ワイ
ヤ 躬３図 ／８よ・よメｙ９−４クスＲから威る竿オ勢本岩４禾み
丁訂おＸＶ上部の短縁基板 ２θ−−一力゛フス・午ヤッフ゛舒 １’１−−−リード孝オピ ｅ２−−一ン−）し・力゛う７ノ蕾 Ｚ３−一一メダフイス゛１ 躬４図 Ｚ４あ一、、Ｋ ｔｌ−２！；−一一社寸龍君Ｅから減
ろ辛１１イ収容１禾辺丁部あぼ〆よ各１ａ矩肩１４毅 ％−−一本対脂材止旺 １’７．２８−ｍ−リ−Ｆ龜
を示す平面図およびそのＸ−Ｙ断面図、第２図は本発明
にかかる半導体基板の一実施例を示す断面構造図、第３
図および第４図はそれぞれ本発明の他の実施例を示す断
面構造図である。 １０・・・・・・半導体収納容器、１・・・・・・セラ
ミック絶縁基板、２・・・・・・絶縁基板の窪み、３・
・・・・・半導体基板、４・・・・・・加熱用抵抗層、
５・・・・・・電源端子、６・・・・・・地気端子、７
・・・・・・厚膜ゲート絶縁膜のＮチャネル形電界効果
トランジスタ、８，９・・・・・・ボンディング・ワイ
ヤ、１０，１１・・・・・・メタライズ配線層、１２・
・・・・・アルミ配線導体、１３・・・・・・厚膜ゲー
ト絶縁膜のＮチャネル形電界効果トランジスタのソース
、ゲート間共通接続電極、１４．１５・・・・・・接続
用端子電極、１６・・・・・・半導体素子活性化領域、
１７・・・・・・厚膜フィールド絶縁膜、１８および１
９・・・・・・ガラス材から成る半導体収納容器の下部
および上部の絶縁基板、２０・・・・・・ガラス・キャ
ップ部、２２・・・・・・シール・ガラス層、２３・・
・・・・メタライズ層、２１．２７．２８・・・・・・
リード線、２４および２５・・・・・・樹脂材から成る
半導体収納容器の下部および上部の絶縁基板、２６・・
・・・・樹脂封止部。 代理人 弁理士 内 原 １ ′７セー 暑 、゛ （ｂ） 躬／図 ｇ・−半導示〜を本（鴎君４匁 ｆｌ）、ｆ
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丁訂おＸＶ上部の短縁基板 ２θ−−一力゛フス・午ヤッフ゛舒 １’１−−−リード孝オピ ｅ２−−一ン−）し・力゛う７ノ蕾 Ｚ３−一一メダフイス゛１ 躬４図 Ｚ４あ一、、Ｋ ｔｌ−２！；−一一社寸龍君Ｅから減
ろ辛１１イ収容１禾辺丁部あぼ〆よ各１ａ矩肩１４毅 ％−−一本対脂材止旺 １’７．２８−ｍ−リ−Ｆ龜
Claims (1)
- 半導体素子活性化領域および厚膜ゲート絶縁膜のＮチャ
ネル形電界効果トランジスタ領域をそれぞれ形成する半
導体基板と、前記半導体基板を少くとも底面から加熱す
る加熱用抵抗層を備える半導体収納容器と、前記半導体
収納容器の電源端子と地気端子との間に前記厚膜ゲート
絶縁膜のＮチャネル形電界効果トランジスタと加熱用抵
抗層を直列接続して挿入するボンディング・ワイヤとを
備えることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61154370A JPH0693493B2 (ja) | 1986-06-30 | 1986-06-30 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61154370A JPH0693493B2 (ja) | 1986-06-30 | 1986-06-30 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS639960A true JPS639960A (ja) | 1988-01-16 |
| JPH0693493B2 JPH0693493B2 (ja) | 1994-11-16 |
Family
ID=15582675
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61154370A Expired - Lifetime JPH0693493B2 (ja) | 1986-06-30 | 1986-06-30 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0693493B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2012114400A1 (ja) * | 2011-02-21 | 2012-08-30 | パナソニック株式会社 | 集積回路 |
-
1986
- 1986-06-30 JP JP61154370A patent/JPH0693493B2/ja not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2012114400A1 (ja) * | 2011-02-21 | 2012-08-30 | パナソニック株式会社 | 集積回路 |
| US8952499B2 (en) | 2011-02-21 | 2015-02-10 | Panasonic Intellectual Property Management Co., Ltd. | Integrated circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0693493B2 (ja) | 1994-11-16 |
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