JPS5928370A - 半導体装置 - Google Patents

半導体装置

Info

Publication number
JPS5928370A
JPS5928370A JP57138210A JP13821082A JPS5928370A JP S5928370 A JPS5928370 A JP S5928370A JP 57138210 A JP57138210 A JP 57138210A JP 13821082 A JP13821082 A JP 13821082A JP S5928370 A JPS5928370 A JP S5928370A
Authority
JP
Japan
Prior art keywords
layer
substrate
pad
resistor
oxide film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP57138210A
Other languages
English (en)
Other versions
JPH0463546B2 (ja
Inventor
Eitaro Sugino
杉野　栄太郎
Akira Morikuri
森栗　章
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Tokyo Shibaura Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp, Tokyo Shibaura Electric Co Ltd filed Critical Toshiba Corp
Priority to JP57138210A priority Critical patent/JPS5928370A/ja
Priority to IT22373/83A priority patent/IT1164353B/it
Publication of JPS5928370A publication Critical patent/JPS5928370A/ja
Priority to US06/933,327 priority patent/US4730208A/en
Publication of JPH0463546B2 publication Critical patent/JPH0463546B2/ja
Granted legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D1/00—Resistors, capacitors or inductors
    • H10D1/40—Resistors
    • H10D1/47—Resistors having no potential barriers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
    • H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
    • H10D89/601—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
    • H10W10/01—Manufacture or treatment
    • H10W10/011—Manufacture or treatment of isolation regions comprising dielectric materials
    • H10W10/012—Manufacture or treatment of isolation regions comprising dielectric materials using local oxidation of silicon [LOCOS]
    • H10W10/0125—Manufacture or treatment of isolation regions comprising dielectric materials using local oxidation of silicon [LOCOS] comprising introducing electrical impurities in local oxidation regions, e.g. to alter LOCOS oxide growth characteristics
    • H10W10/0126—Manufacture or treatment of isolation regions comprising dielectric materials using local oxidation of silicon [LOCOS] comprising introducing electrical impurities in local oxidation regions, e.g. to alter LOCOS oxide growth characteristics introducing electrical active impurities in local oxidation regions to create channel stoppers
    • H10W10/0127—Manufacture or treatment of isolation regions comprising dielectric materials using local oxidation of silicon [LOCOS] comprising introducing electrical impurities in local oxidation regions, e.g. to alter LOCOS oxide growth characteristics introducing electrical active impurities in local oxidation regions to create channel stoppers using both n-type and p-type impurities, e.g. for isolation of complementary doped regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
    • H10W10/10—Isolation regions comprising dielectric materials
    • H10W10/13—Isolation regions comprising dielectric materials formed using local oxidation of silicon [LOCOS], e.g. sealed interface localised oxidation [SILO] or side-wall mask isolation [SWAMI]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/01—Manufacture or treatment
    • H10W72/019—Manufacture or treatment of bond pads
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
    • H10W70/60—Insulating or insulated package substrates; Interposers; Redistribution layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/90—Bond pads, in general
    • H10W72/921—Structures or relative sizes of bond pads
    • H10W72/923—Bond pads having multiple stacked layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/90—Bond pads, in general
    • H10W72/951—Materials of bond pads
    • H10W72/952—Materials of bond pads comprising metals or metalloids, e.g. PbSn, Ag or Cu
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/90—Bond pads, in general
    • H10W72/981—Auxiliary members, e.g. spacers
    • H10W72/983—Reinforcing structures, e.g. collars

Landscapes

  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Wire Bonding (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)
  • Bipolar Transistors (AREA)
  • Noodles (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 この発明は半導体装置に係）、特にポンディグ用取出し
電極付近の構造に関する。
〔発明の技術的背景〕
第１図は従来の半導体装置の久方部の構造を示すもので
ある。同図において、１はＰ型のシリコン基板であシ、
このシリコン基板ｌ上には厚い酸化膜（フィールド絶縁
膜）２．３が設けられている。この酸化膜２．３間のシ
リコン基板１の表面にはトランジスタ形成用のＮ増域４
が形成されている。一方の酸化膜２の内部にはＮ型の多
結晶シリコンからなる入力護膜用の抵抗体５が設けられ
ている。酸化膜２上にはこの抵抗体５に電気的に接続す
るようにアルミニウム配線６．７が設けられている。こ
れらアルミニウム配線６．７及び酸化膜２は例えばリン
・シリケートガラス（ＰＳＧ）からなる保護膜８で覆わ
れている。との保護Ｍ８には開孔９が形成され、この開
孔９部に外部電極取出し用のボンディング・４ツドが形
成されるようになっている。また、酸化ｇ２．３下のシ
リコン基板ノの表面にはフィールド反転防止用のｐ一層
ｔｏが形成されている。
〔背景技術の問題点〕
ところで、このような構成の半導体装置においては、急
激に電圧（負の電圧）が印加された場合には、シリコン
基板ｌの表面にＰ−／仕ＩＯにおける正電荷が多量に集
シ、こｉｔによυボンディング・パッド、アルミニウム
配線６及び多結晶シリコンの抵抗体５と、シリコン基板
１との間に一時的に高電界が発生する。このため、特に
ボンディング・・やラドあるいは抵抗体５の下の部分の
酸化膜２が局所的に破壊され、その結果デンディング・
パッドあるいは抵抗体５とシリコン基板ｌとの間が電気
的に導通し、半導体装置が不良となる。
〔発明の目的〕
この発明は上記実情に鑑みてなされたもので、その目的
は、入力部のがンデイ／グ・パッドに高電圧が印加され
た場合でも、デンディング・・ぐラド及び抵抗体下のフ
ィールド絶縁膜の破壊全防止できる高耐圧の半導体装置
を提供することにある。
〔発明の概要〕
この発明は少なくともデンディング・・やラドから延長
された入力保護用の抵抗体下の半導体基板に、高耐圧化
のための尚該半導体基板と反対導電型の不純物領域を設
けるものである。
〔発明の実施例〕
以下、図、面を参照してこの発明の一実施例全説明する
。第２図において、２１は例えばＰ型のシリコン基板で
あり、このシリコン基板２１上には厚い酸化膜（フィー
ルド絶縁Ｍ　）　２２　。
２３が設けられている。この酸化）１ｇ２ｚ、ｚｓ間の
シリコン基板２ノの表面にはトランジスタ形成用のＮ領
域２４が形成されている。一方の酸化膜２２の内部には
例えばＮ型の多結晶シリコンからなる入力保護用の抵抗
体２５が設けられている。酸化膜２２上にはこの抵抗体
２５に電気的に接続するようにアルミニウム配線２６゜
２７が設けられている。これらアルミニウム配線２６．
２７及び酸化膜２２は、例えばリン・シリケートガラス
（ＰＳＧ）からなる保ｄ　Ｂ４２　Ｂで覆われている。
この保獲膜２８には開孔２９が形成され、この開孔２９
部に外部電極取出し用のデンディング・パッドが形成さ
れるようになってｂる。このデンディング・パッド、ア
ルミニウム配線２６及び抵抗体２５下のシリコン基板２
１の表面には高耐圧化のためのＮ一層３ノが形成されて
いる。そして、このＮｌ￥：ｘＫｈｗしてフィールド反
転防止用のＰ−ノ茜３２が形成されている。
この半導体装置にあっては、デンディング・７４ツド、
アルミニウム配線２６及び抵抗体２５下のシリコン基板
２１の表面には、当該半導体基板２Ｚと反対導電型のＮ
−ｔｔｉ　、ｑ　ｔが形成されている。従って、デンデ
ィング・パッドに急激に高電圧（負の電圧）が印加され
た場合でも、Ｎ一層３ノとシリコン基板２１との間の空
乏層がさらにＮ−Ｎ３７側に広がり耐圧が向上する。こ
のためビンディング・パッド、アルミニウム配線２６及
び抵抗体２５と、シリコン基板２１との間の酸化膜２２
に高電界が集中することがなく、酸化膜２２の局部的な
破壊を防止できる。
次に、この半導体装置の具体的な製造側音説明する。す
なわち、先ず濃度Ｉ　Ｘ　１０１５ｏｎ−５のＰ型シリ
コン基板２ノ上に９００Ｘの熱酸化膜（酸化膜ｚ２．ｘ
ｓ）を成長させた。次に、このシリコン基板２ノ上に厚
さ２５００Ｘのｓ　ｓ　Ｎｇを気相成長させた後、フォ
トレノストヲ使用して高耐圧化のためのＮ一層３ノ及び
フィールド反転防止用のＰ一層３２の形成予定領域の５
ｉＮＮｋ選択的に除去し、フィールド反転防止用にボロ
ンを加速電圧８０　ｋｅＶで３Ｘ１０　　ｃｍ　　イオ
ン注入した。
さらに、上記ピロンのイオン注入と同様にＮ一層３１の
形成予定領域にリンを加速電圧１５０　ｋｅＶで５Ｘ１
０”ｚ−２イオ／注入した。しかる後、一般的な選択酸
化法によ、ＱＮチャネル多結晶シリコンｒ−ト・プロセ
スにトランジスタ全形底した。
このときの１ｔンデイング・パッド付近の構造は、抵抗
体２５下の酸化膜２２の厚さは約６０００Ｘ。
アルミニウム配線２６の下の酸化ｊ漢ｚ　ｚの厚さは約
１．２μｍであシ、アルミニウム配線２６自体の膜厚Ｉ
ｉ１．１μｍであった。またＮ″″層３１の礎度は４Ｘ
１０　　ｃｍ　　、　　Ｐ　）（！３２の濃度は２Ｘ１
０ｃｎ＋であった。
この結果、サージ耐圧が従来２００ｖ以下であった半導
体装置が、３００ｖ以上の耐圧を示し、４６頼性が著し
く向上した。
第３図はこの発明をＣＭＯ８（Ｃｏｍｐｌｅｍｅｎｔａ
ｒｙＭｅｔａｌ　０ｘｉｄｅ　Ｓｅｍ１ｃｏｎｄｕｃｔ
ｏｒ　）構造に適用した例を示すものである。同図にお
いて、３３ｔＤＮ型シリコン基板、３４はＰ型ウェル領
域、３５は高耐圧化のためのＰ一層、３６はＰチャネル
トランジスタ領域におけるフィールド反転防止用のＮ一
層、３７はガードリング用のＰ　Ｊ＊１ｓ　ｓはＮチャ
ネルトランジスタ領域におけるフィールド反転防止用の
Ｐ″″層、３９はトランジスタ形成用のＮ領域をそれぞ
れ示す。なお、第２図と同一構成部分は同一符号を付し
てその説明は省略する。
このようなＣＭＯ８構造では、Ｎチャネルトランジスタ
領域及びＰチャネルトランジスタ領域のそれぞれにフィ
ールド反転防止用のイオン注入を行うために、これを利
用して前述のマスク合せ工程を増加することなく形成で
きるものである。例えば・高耐圧化のためのＰ一層３５
とＮチャネルトランジスタ領域におけるフィールド反転
防止用のＰ一層３８とを同一マスク合せ工程で形成でき
る。
さらに、第４図は同じ＜　ＣＭＯ８構造において、第３
図のＰ″″層３５の代シにフローティング構造のＰ型ウ
ェル領域４０を、Ｐ型ウェル領域３４と同一マスク合せ
工程で形成したものである。
尚、上記実施例においては、高劇圧化のためのＮ″″層
３ノ、Ｐ一層３５及びＰ型ウェル領域４゜を、それぞれ
ビンディング・ノ９ツド、アルミニウム配線２６及び抵
抗体２５の下のシリコン基板２１．３３の表面全体に渡
って設けるようにしたが、これに限定するものではなく
、例えば特に抵抗体２５下のシリコン基板２１　、３．
９の表面のみに設けるようにしても％　ｉｉｔ圧化の効
果は得られるものである。また、上記実施例においては
、高耐圧化のための領域′ｔ−基板と反対４電型の不純
物で形成するようにしたが、これは同一導電型の不純物
で形成するようにしても、その濃度が基板と同等若しく
はそれ以下であれば、従来例に比べ基板表面への電荷の
集中が緩和されるので、高耐圧化の効果は得られるもの
である。
〔発明の効果〕
以上のようにこの発明によれば、外部電極取出し用のビ
ンディング・／’Ｐツドに急激に電圧が印加された場合
でも、フィールド絶縁膜の破壊を防止できる高耐圧の半
導体装置を提供できる。
【図面の簡単な説明】
第１図は従来の半導体装置の構成を示す断面図、給２図
はこの発明の一実施例に係る半導体装置の構成を示す断
面図、第３図及び第４図はそれぞれこの発明の他の実施
例に係る断面図である。 ２１・・・Ｐ型シリコン基板、２２．２３・・・厚い酸
化膜（フィールド絶縁膜）、２５・・・抵抗体、２６．
２１・・・アルミニウム配線、２８・・・保￥ｆＩＭ、
３１・・・Ｎ″″層（高耐圧化用）、３２・・・Ｐ一層
（フィールド反転防止用）。

Claims (3)

    【特許請求の範囲】
  1. （１）第一導電型の半導体基体と、この半導体基体の表
    面に形成されるフィールド絶縁膜と、このフィールド絶
    縁膜上に形成されるボンディング・パッドと、このボン
    ディング・ノ９ツドの延長上に形成され、前記半導体基
    体上に絶縁膜を介して形成される抵抗体とを有する半導
    体装置において、少なくとも前記抵抗体下の前記半導体
    基体に高耐圧化のための不純物領域を設けたことを特徴
    とする半導体装置。
  2. （２）前記不純物領域は第二導電型の不純物で形成され
    る特許請求の範囲第１項記載の半導体装置。
  3. （３）前記不純物領域はフローティング構造のウェル領
    域である特許請求の範囲第２項記載の半導体装置。
JP57138210A 1982-08-09 1982-08-09 半導体装置 Granted JPS5928370A (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP57138210A JPS5928370A (ja) 1982-08-09 1982-08-09 半導体装置
IT22373/83A IT1164353B (it) 1982-08-09 1983-08-02 Dispositivo semiconduttore
US06/933,327 US4730208A (en) 1982-08-09 1986-11-21 Semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP57138210A JPS5928370A (ja) 1982-08-09 1982-08-09 半導体装置

Publications (2)

Publication Number Publication Date
JPS5928370A true JPS5928370A (ja) 1984-02-15
JPH0463546B2 JPH0463546B2 (ja) 1992-10-12

Family

ID=15216651

Family Applications (1)

Application Number Title Priority Date Filing Date
JP57138210A Granted JPS5928370A (ja) 1982-08-09 1982-08-09 半導体装置

Country Status (3)

Country Link
US (1) US4730208A (ja)
JP (1) JPS5928370A (ja)
IT (1) IT1164353B (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5172211A (en) * 1990-01-12 1992-12-15 Paradigm Technology, Inc. High resistance polysilicon load resistor

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4811072A (en) * 1982-09-24 1989-03-07 Risberg Robert L Semiconductor device
US5610089A (en) * 1983-12-26 1997-03-11 Hitachi, Ltd. Method of fabrication of semiconductor integrated circuit device
US5276346A (en) * 1983-12-26 1994-01-04 Hitachi, Ltd. Semiconductor integrated circuit device having protective/output elements and internal circuits
JPS6134967A (ja) * 1984-05-03 1986-02-19 デイジタル　イクイプメント　コ−ポレ−シヨン Ｖｌｓｉ集積回路装置用の入力保護構成体
US5229633A (en) * 1987-06-08 1993-07-20 U.S. Philips Corporation High voltage lateral enhancement IGFET
JPH01262654A (ja) * 1988-04-14 1989-10-19 Toshiba Corp 半導体装置
US5196913A (en) * 1988-07-11 1993-03-23 Samsung Electronics Co., Ltd. Input protection device for improving of delay time on input stage in semi-conductor devices
JPH0817203B2 (ja) * 1989-08-18 1996-02-21 三菱電機株式会社 半導体装置およびその製造方法
JPH03238868A (ja) * 1990-02-15 1991-10-24 Nec Corp 縦型電界効果トランジスタ
JPH05121664A (ja) * 1991-10-25 1993-05-18 Nec Corp 半導体装置
US5332913A (en) * 1991-12-17 1994-07-26 Intel Corporation Buried interconnect structure for semiconductor devices
US5401997A (en) * 1992-01-22 1995-03-28 Integrated Device Technology, Inc. ESD protection for poly resistor on oxide
SE9900439D0 (sv) 1999-02-09 1999-02-09 Ericsson Telefon Ab L M Electrostatic discharge protection of integrated circuits
SE522909C2 (sv) * 2001-09-06 2004-03-16 Ericsson Telefon Ab L M Anordning för skydd av integrerad högfrekvenskrets innefattande en halvledarvaristor
SE0302296D0 (sv) * 2003-08-27 2003-08-27 Infineon Technologies Ag Device for ESD protection of an integrated circuit
EP1603162A1 (en) * 2004-05-28 2005-12-07 Infineon Technologies AG Device for esd protection of an integrated circuit

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5552253A (en) * 1978-10-11 1980-04-16 Nec Corp Semiconductor device

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5122794B1 (ja) * 1970-06-24 1976-07-12
US4133000A (en) * 1976-12-13 1979-01-02 General Motors Corporation Integrated circuit process compatible surge protection resistor
US4285001A (en) * 1978-12-26 1981-08-18 Board Of Trustees Of Leland Stanford Jr. University Monolithic distributed resistor-capacitor device and circuit utilizing polycrystalline semiconductor material

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5552253A (en) * 1978-10-11 1980-04-16 Nec Corp Semiconductor device

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5172211A (en) * 1990-01-12 1992-12-15 Paradigm Technology, Inc. High resistance polysilicon load resistor

Also Published As

Publication number Publication date
IT1164353B (it) 1987-04-08
IT8322373A1 (it) 1985-02-02
JPH0463546B2 (ja) 1992-10-12
IT8322373A0 (it) 1983-08-02
US4730208A (en) 1988-03-08

Similar Documents

Publication Publication Date Title
JPS5928370A (ja) 半導体装置
US4697199A (en) Semiconductor protection device having a bipolar transistor and an auxiliary field effect transistor
JPH09246552A (ja) 重畳されたフィールドプレート構造を有する電力半導体装置およびその製造方法
US4720737A (en) Semiconductor device having a protection circuit with lateral bipolar transistor
US3906620A (en) Method of producing multi-layer structure
JPH0693498B2 (ja) 半導体集積回路装置
US3930893A (en) Conductivity connected charge-coupled device fabrication process
JPS61274366A (ja) 高耐圧半導体装置
JPS6035558A (ja) 半導体集積回路装置およびその製造方法
JPH01166562A (ja) 半導体装置
JPS6359258B2 (ja)
JPH0324056B2 (ja)
JP3064003B2 (ja) 半導体装置の製造方法
JPH0430194B2 (ja)
JPS5913333A (ja) 半導体装置
JP2676769B2 (ja) 半導体装置
JPS6182476A (ja) 半導体装置
JPH0691195B2 (ja) 半導体集積回路装置
JPS6237822B2 (ja)
JPH0719846B2 (ja) 半導体集積回路装置及びその製造方法
JPH03129779A (ja) 高耐圧半導体装置
JPS6092631A (ja) 誘電体分離形半導体集積回路
JPH11214709A (ja) サージ防護デバイスおよびその製造方法
JPS59188142A (ja) 半導体装置
JPS6254953A (ja) 半導体集積回路装置