JPS639982A - 接合型電界効果トランジスタの製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は電界効果トランジスタ特に低雑音、高速動作可
能なメサ型の接合型電界効果トランジスタの製造方法の
改良に関する。

（従来技術とその間趙点） 電子回路素子として重要な電界効果トランジスタは低雑
音かつ高速で動作させるためにソース・ドレイン間の相
互コンダクタンスを大きく、がっ、ソース・ゲート、ド
レイン・ゲート間の抵抗を低減させる必要がある。その
為にはゲート長、ソース・ゲート、ソース・ドレイン間
距離を短かくすればよく自己整合構造が広く用いられて
いる。ところで接合型電界効果トランジスタのゲート長
はｐｎ接合部の長さに対応し１．このｐｎ接合部即ちゲ
ート部を自己整合的にソース、ドレインから分離するた
めにｐｎ接合を形成した半導体基体上にゲート電極を形
成し、このゲート電極をマスクとして半導体層をエツチ
ングしこのときサイドエツチングによりゲート電極のひ
さしを生ヒさせ、これがソース及びドレイン電極金属蒸
着時に影となってゲートとソース、ドレインとの分離を
行なう方法がよく用いられているが、従来からはこの時
のゲート電極の形成方法として半導体基体上全面に電極
金属を堆積し、フォトレジストをマスクとしたエツチン
グにより形成する方法が知られていた（雑誌ＩＥＥＥＥ
ｌｅｃｔｒｏｎｉｃｓ　Ｄｅｖｉｃｅ　Ｌｅｔｔｅｒｓ
　ＥＤＬ−５ｐ、２８５（１９８４）参照）。低雑音で
高速動作するにはゲート長を２ｐｍ以下にしなければな
らないため従来方法ではエツチングをいわゆるドライエ
ツチングで行なわなければならない。しかし、素子分離
のためにメサエッチングを行なうと、ｌｐｍ以上の段差
が半導体基体上に生じるためフォトレジストをマスクと
してエツチングしようとした場合段差部でフォトレジス
トが薄くなり、段差部でエッチング不良すなわちパター
ン切れを起してしまうという欠点を有していた。

また、２ｐｍ以下のゲート電極形成法としてはリフトオ
フ法が従来から知られているが、（雑誌ＩＥＥＥ、Ｅｌ
ｅｃｔｒｏｎｉｃｓ　Ｄｅｖｉｃｅ　Ｌｅｔｔｅｒｓ　
ＥＤＬ−７ｐ、６６（１９８６）参照）、リフトオフ法
では、ゲート電極を形成する。半導体表面がレジスト等
に汚染され、ゲート電極の付着強度に再現性を欠き、ゲ
ート電極をマスクとした半導体層のエツチングにより生
じるサイドエツチング量即ちソース・ゲート、ドレイン
・ゲート間距離を０．５ｐｍ以下に制御性、再現性良く
抑えることができないため低雑音、高速動作可能なメサ
型の接合型電界効果トランジスタが得られなかった。

本発明の目的はこのような欠点を除去し、ソース・ゲー
ト、ドレイン・ゲート間距離が０．５ｐｍ以下でかつ、
ゲート長２ｐｍ以下の寄生抵抗が小さく、かつ、相互コ
ンダクタンスの大きく低雑音、高速動作可能なメサ型の
接合型電界効果トランジスタを制御性、再現性良く製造
する方法を提供することにある。

（発明の構成） 本発明の接合型電界効果トランジスタの製造方法は半導
体基体上に能動層及び能動層と異なる伝導性のゲート層
を積層し、前記能動層及びゲート層をメサエッチングす
る工程、オーム性接触のとれる金属膜を少なくともゲー
ト層上に形成する工程、前記金属膜上にフォトレジスト
をマスクとして選択的に、めっきを施す工程、前記めっ
きをマスクとして前記金属膜を選択的にエツチング除去
しゲート電極を形成する工程、前記ゲート電極をマスク
として前記ゲート層をエツチングし、前記ゲート電極に
対してサイドエツチングのあるゲートメサを形成する工
程、前記ゲート電極によりソース・ドレイン電極を自己
整合的に分離形成する工程を少なくとも備えている構成
となっている。

（実施例） 次に図面を参照して本発明の実施例を詳細に説明する。

第１図は一実施例の接合型電界効果トランジスタの製造
方法を説明するための工程図である。本実施例では半絶
縁性ＩｎＰよりなる基板１上にキャリア濃度がＩ　Ｘ　
１０１１０ｌ７で層厚が０．２ｐｍのｎ型ＩｎＰよりな
る能動層２、キャリア濃度が２×１０１８ｃｍ−３で層
厚が０．４ｐｍのｐ型ＩｎＯ，７６Ｇａ０．２４ＡＳ０
゜５６Ｐ０．４４よりなるゲート層３を順次積層し、５
ｉ０２をマスクとして硫酸二過酸化水素：水：３：１：
１よりなる第１のエツチング液でゲート層３を石喬酸：
塩酸：１：４よりなる第２のエツチング液で能動層２及
び基板１を０゜３ｐｍエツチングして２００ｐｍＸ２０
０ｐｍのメサ４を形成し、５ｉ０２を除去する（第１図
−（Ａ））。次にクロム５及び金６をそれぞれ５００人
ずつ順次積層する（第１図−（Ｂ））。

そして、７オトレジスト７により、幅２ｐｍのゲート電
極のストライブパターンをメサ４上に逆メサ方向に形成
し、クロム５、金６を陰極として選択的に金めっき８を
厚さ０．５ｐｍ行う（第１図−（Ｃ））。次に７オトレ
ジスト７を除去し、金めっき８をマスクとして金６、ク
ロム５をそれぞれアルゴン塩素ガスにより順次ドライエ
ツチング除去する（第１図−（Ｄ））。こうして形成さ
れたゲート電極９をマスクとして第１のエツチング液に
よりゲート層３をエツチングしゲートメサ１０を形成し
このとき、ゲート電極９に対してゲートメサ１０に０．
５μｍサイドエッチを生じさせる（第１図。

（Ｅ））。

次にメサ４外の部分をフォトレジストで覆い金・ゲルマ
ニウム・ニッケルを蒸着しフォトレジストを除去してリ
フトオフを行ない、ソース電極１１、ドレイン電極１２
を形成し、熱処理をして接合型電界効果トランジスタが
でき上る（第１図−（Ｆ））。本実施例ではゲート電極
のうちゲート層との接触部となるクロムは通常の全面蒸
着により形成されているので、レジスト等の汚染のない
清浄な半導体表面上に形成される。そのためゲート層へ
の付着強度は一定にでき、ゲート層のサイドエッチ量の
再現性良く制御できる。また、ゲート電極パターンは金
めつきにより形成され、金めつきは被めっき面に対し等
友釣に堆積し、０．５ｐｍ以上の厚さにも簡単にできる
ため段差部でのパターン切れの恐れもなく、また、パタ
ーン精度はフォトレジストパターンがそのまま転写され
るため２ｐｍ以下のパターンでも良好に形成できる。

なお電界効果トランジスタを形成する半導体材料はいか
なるものであってもよく、各電極材料、めっき材料もい
かなるものでもよい。

（発明の効果） 以上説明したように本発明によれば、ゲート長２ｐｍ以
下、ソース・ゲート、ドレイン・ゲート間距離が０．５
ｐｍ以下の寄生抵抗の小さい、相互コンダクタンスの大
きな低雑音、高速動作に適したメサ型の接合型電界効果
トランジスタが制御性、制限性良く、製造可能となる。

【図面の簡単な説明】

第１図（Ａ）〜（Ｆ）は本発明の一実施例を示すための
工程図である。図中で、１は基板、２は能動層、３はゲ
ート層、４はメサ、５はクロム、６は金、７は７オトレ
ジスト、８は金めつき、９はゲート電極、１０はゲート
メサ、１１はソース電極１２はドレイン電極で第　　１
　　図 （Ａ） 第　　１　　図 ＣＤ） （Ｅ） ＣＦ）

Claims (1)

【特許請求の範囲】
1. 半導体基体上に能動層及び能動層とは逆の伝導性のゲー
   ト層を積層し、前記能動層及びゲート層をメサエッチン
   グする工程、オーム性接触のとれる金属膜を少なくとも
   前記ゲート層上に形成する工程、前記金属膜上にフォト
   レジストをマスクとして選択的にめっきを施す工程、前
   記めっきをマスクとして前記金属膜を選択的にエッチン
   グ除去してゲート電極を形成する工程、前記ゲート電極
   をマスクとして、前記ゲート層をエッチングし、前記ゲ
   ート電極に対してサイドエッチのあるゲートメサを形成
   する工程、前記ゲート電極によりソース、ドレイン電極
   をゲートメサに対し自己整合的に分離形成する工程を少
   なくとも備えていることを特徴とする接合型電界効果ト
   ランジスタの製造方法。