JPS641037B2

JPS641037B2 -

Info

Publication number: JPS641037B2
Application number: JP54103330A
Authority: JP
Inventors: Soichi Kamo
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1979-08-13
Filing date: 1979-08-13
Publication date: 1989-01-10
Also published as: JPS5627196A

Description

【発明の詳細な説明】本発明は、けい（罫）線の表示方式に関し、特
にメモリ容量を増大することなく、文字、図形と
組合せてけい線を表示する表示方式に関するもの
である。

テレビジヨン式ラスタ・スキヤンによるドツ
ト・マトリツクスの文字表示装置は、第１図に示
すように、インタフエース制御部４、コード・メ
モリ１、キヤラクタ・ジエネレータおよび陰極線
管（以下CRT）３より構成される。

チヤネルから送られてきたコード・データは、
インタフエース制御部４を経由してコード・メモ
リ１に記憶され、コード・メモリ１から周期的に
読出されてキヤラクタ・ジエネレータ２に送られ
る。キヤラクタ・ジエネレータ２は文字コード・
データを受けると、それをCRT上の文字パター
ンに変換し、CRT３にこれを表示する。

CRT３に表示するデータとしては、文字、図
形とけい線を組合せて表示する場合が多いが、例
えば第２図ａに示すように、文字「あ」とその枠
を示すけい線を同時に表示するには、従来、第２
図ｂに示すけい線パターンと第２図ｃに示す文字
「あ」のパターンとをキヤラクタ・ジエネレータ
２の別個のエリアに記憶しておき、それぞれを読
出した後にCRT３で合成して表示する方法が用
いられている。

しかし、このように、けい線を文字、図形と同
一に扱い、別々に格納すると、キヤラクタ・ジエ
ネレータ２のメモリ容量が増大する。

本発明の目的は、このような欠点を解消するた
め、キヤラクタ・ジエネレータのメモリ容量を増
加させることなく、CRT上に文字と図形を組合
せて表示できるけい線の表示方式を提供すること
にある。

本発明によるけい線の表示方式は、文字コード
を格納するコード・メモリと、該コード・メモリ
から読出されたコード・データを文字パターンに
変換するキヤラクタ・ジエネレータを有する文字
表示装置において、上記コード・メモリの前段に
コード変換回路を設け、けい線を示す各ドツトを
線分ごとに１ビツト化してけい線指示コードある
いは文字コードに組込み、組込まれた文字コード
を上記コード変換回路により横書きまたは縦書き
のうちの一方のコード組立てに変換した後、上記
コード・メモリに格納し、該コード・メモリから
読出された文字コードは上記キヤラクタ・ジエネ
レータに、また横線ビツトは対応するラスタ出力
とともにアンドゲートに、それぞれ入力し、オ
ア・ゲート群により伸長する一方、縦線ビツトを
対応するオア・ゲートを通して出力し、上記キヤ
ラクタ・ジエネレータからの文字、図形パターン
と同期して表示することに特徴がある。

以下、本発明の実施例を、図面により説明す
る。

第１の実施例として、データを第４図ｂに示す
ように、縦方向に表示する縦書き方式において、
けい線を文字に組合せて表示する場合を説明す
る。

第３図は、第１図のコード・メモリ内に格納さ
れる本発明のコード・データのビツト構成図であ
る。

コード・メモリ２に格納されるコードは、第３
図に示すように、文字コードCHCDの先頭に３ビ
ツトを付加したもので、b₀ビツトはけい線の左縦
線LVLを、b₁ビツトは上横線UHLを、またb₂ビ
ツトは右縦線RVLをそれぞれビツト化したもの
である。

第４図ａは、第３図に示すコード・データをコ
ード・メモリに格納した状態を示す図であり、第
４図ｂは第４図ａのコード・メモリによりパター
ンを画面上に表示した図である。

第４図ａの左端の「あ」のコードではb₀、b₁b₂
の各ビツトがすべて１であるため、第４図ｂの左
上に示すように「あ」がその上横線UHLと左縦
線LVLと右縦線RVLにより囲まれて表示される。
「あ」の次に格納されている「か」のコードでは、
b₀、b₁、b₂の各ビツトがすべて０であるため、第
４図ｂの「あ」の右隣りに「か」がそのまま表示
される。同じようにして、第１行目の終り「ん」
までb₀、b₁、b₂の各ビツトがすべて０である。次
の「い」のコードでは、b₀、b₁、b₂の各ビツトが
101であるため、第４図ｂに示すように、「あ」の
下に「い」が左縦線LVLと右縦線RVLに囲まれ
て表示される。

第５図は、文字とけい線の組合せをドツト表示
するための原理図、第６図はけい線表示の種類を
示す図である。

１文字は、例えば第５図に示すように、32ドツ
ト×32ラスタに分割され、文字と図形はこの範囲
内で表示される。このうち、文字を構成するドツ
トは、キヤラクタ・ジエネレータ２に格納された
ドツト・パターンがそのまま表示され、けい線の
表示は上横線UHLが各文字ごとの０ラスタ目で
スキヤン方向に表示され、左右縦線LVL，RVL
が０〜31ラスタの各０ドツト目または31ドツト目
で表示される。上横線UHL、左右縦線LVL，
RVLともそれぞれ32画素で構成されるが、それ
ぞれを１ビツトに対応させて１ビツト化する。

上横線UHL、左右縦線LVL，RVLの組合せに
より、第６図に示すような７種類のけい線パター
ンの表示が可能となる。矢印は、スキヤン方向
SCNを示している。

第７図は、本発明における縦書き用のけい線表
示方式を示すブロツク構成図である。

コード・メモリ１の出力b₃〜b_oは、キヤラク
タ・ジエネレータ２に接続されて文字パターン
G₀〜G₃₁を発生させる。一方、コード・メモリ１
の出力のうち、b₀〜b₂ビツト出力は、それぞれア
ンド・ゲート８またはオア・ゲート群R₀〜R₃₁に
接続される。すなわち、b₂ビツトはオア・ゲート
群のうちR₃₁の入力に接続されて右縦線RVLが発
生され、b₀ビツトはオア・ゲート群のうちR₀の
入力に接続されて左縦線LVLが発生され、また
b₁ビツトは０ラスタ信号（０RAS）とアンド・
ゲート８に入力した後、０ラスタ上の各ドツト位
置に対応したオア・ゲートR₀〜R₃₁の入力に接続
されて上横線UHLを発生する。また、キヤラク
タ・ジエネレータ２の出力G₀〜G₃₁も、オア・ゲ
ートR₀〜R₃₁の入力に接続され、これらの出力V₀
〜V₃₁が１文字32ドツト分の画素となる。

このようにして、文字コード対応に、文字と同
期してけい線が表示される。

次に、第２の実施例として、データを第９図ｂ
に示すように、横方向に表示する横書き方式にお
いて、けい線を文字に組合せて表示する場合を説
明する。

第８図は、コード・メモリ内に格納されるデー
タのビツト構成図である。

１フイールドの先頭にそのフイールドの性格を
決定するDFC（Define Field Character）コード
が配置され、それに続いて何文字かのコード
CH・CDが連続する。DFCコードと文字コード
との区別は、b₀ビツトが「１」か「０」により判
別される。第８図では、b₀ビツトが「１」のとき
DFCコードであり、「０」のとき文字コードであ
る。

DFCコードのb₁ビツトはけい線の上横線UHL
をビツト化し、b₂ビツトは縦線VLをビツト化し、
b₃ビツトは下横線DHLをビツト化したものであ
る。

第９図ａはコード・メモリ内のデータ格納状態
図、第９図ｂは第９図ａのコードにより組合せパ
ターンを画面上に表示した図である。

第９図ｂに示すようなけい線を表示するには、
コード・メモリ１のデータを第９図ａに示すよう
に入力し、リフレツシユする。表示文字Ａの前に
位置するDFCコードにはb₁〜b₃ビツトをすべて
「１」とし、表示文字Ｍの後に位置するDFCコー
ドにはb₂ビツトのみ「１」とし、b₁、b₃ビツトを
「０」とする。

DECコードで決定された上横線UHLと下横線
DHLは、そのフイールド全部に延長されたけい
線となり、縦線VLのみは最初の文字のみのけい
線となる。なお、DFCコードはコード・メモリ
１内では１文字分と同一エリアを占めるが、画面
上にはけい線のパターンのみが表示されて、文字
パターンは表示されないため、第９図ｂの縦線
VLと文字Ａの間に１文字分の空間が生じること
になる。

このようにして、横書きのＡ、Ｂ、Ｃ……Ｍの
周囲にけい線表示が行われる。

第１０図ａは、けい線表示の種類を示す図、第
１０図ｂは文字とけい線の組合せをドツト表示す
るための原理図である。

DFCコードのb₁、b₂、b₃ビツトの組合せによ
り、第１０図ａに示すような７種類のけい線表示
が可能となる。

第１０図ｂに示すように、１文字は32ドツト×
32ラスタに分割され、文字とけい線パターンはこ
の範囲内で表示される。このうち文字を構成する
ドツトは、キヤラクタ・ジエネレータ２に格納さ
れたドツト・パターンがそのまま表示され、けい
線の表示は上横線UHLが各文字ごとの０ラスタ
目でスキヤン方向に表示され、下横線DHLが31
ラスタ目でスキヤン方向に表示され、縦線VLが
０〜31ラスタの各０ドツト目で表示される。上横
線UHL、下横線DHLおよび縦線VLとも、それ
ぞれ32画素で構成されるが、それぞれを１ビツト
に対応させて１ビツト化する。

第１１図は、本発明における横書き用のけい線
表示方式を示すブロツク図である。

コード・メモリ１の出力はキヤラクタ・ジエネ
レータ２に接続され、文字パターンG₀〜G₃₁を発
生させる。一方、コード・メモリ１の出力のうち
b₀〜b₃ビツトの出力は、それぞれ保持回路７ａ〜
７ｃに接続される。すなわち、b₀ビツトは保持回
路７ａ〜７ｃ内のＤ形フリツプ・フロツプ９ａ，
９ｂのトリガ入力に、またb₁ビツトは０ラスタ信
号（０RAS）とアンド・ゲート１０ａに入力し
てその出力はフリツプ・フロツプ９ａのデータ入
力にそれぞれ接続される。b₃ビツトは、31ラスタ
信号（３１RAS）とアンド・ゲート10bに入力し
て、その出力はフリツプ・フロツプ９ｂのデータ
入力に接続される。

b₂ビツトは、b₀ビツトとアンド・ゲート１０ｃ
の入力に接続される。

１文字32ドツト分の画素に展開するオア・ゲー
ト群R₀〜R₃₁の入力に、それぞれキヤラクタ・ジ
エネレータ２の出力G₀〜G₃₁、フリツプ・フロツ
プ９ａ，９ｂの出力およびアンドゲート１０ｃの
出力を接続する。これらのオア・ゲート群R₀〜
R₃₁の出力V₀〜V₃₁が、１文字32ドツトの画素と
なる。

この場合、b₀ビツトが「１」のときには、
DFCコードであるためキヤラクタ・ジエネレー
タ２の出力G₀〜G₃₁は発生されない。一方、b₀ビ
ツトが「１」のときには、フリツプ・フロツプ９
ａ，９ｂはそれぞれ０ラスタ、または３１ラスタ
で保持され、上横線UHL、下横線DHLとしてオ
ア・ゲートR₀〜R₃₁を通してV₀〜V₃₁の画素を出
力する。b₂ビツトについては、DFCコードに位
置する０ドツト目にV₀の画素を出力する。そし
て、第９図ｂに示すように、次の文字コードＡに
移つたときには、保持回路７ａ，７ｂの保持があ
るので、上下横線UHL、DHLはV₀〜V₃₁の画素
として出力される。第９図ｂの文字コードＭの次
に位置するDFCコードは、b₂ビツトのみ「１」
であるため、保持回路７ａ，７ｂはb₀ビツトでリ
セツトされてしまう。

次に、他の実施例として、縦書き表示と横書き
表示のデータを同一扱いにする場合を説明する。

第１の実施例で説明したような縦書き方式のコ
ードの組立てと、第２の実施例で説明した横書き
方式のコードの組立ては全く異つているため、ユ
ーザにとつてはきわめて面倒となる。

そこで、一方のコードの組立方法、例えば横書
き方式のコード組立てのみを覚えておくことによ
り、縦書き方式のときには自動的にコード変換さ
れて縦書き用のけい線が表示されるようにする。

第１２図は、本発明によるコード変換システム
のブロツク構成図、第１３図は横書き方式のコー
ドから縦書き方式のコードに変換されたコード・
メモリ内のコード状態図である。

CPU等より表示するためのデータが入力する
と、これをデータ・バツフア６に格納し、さらに
マイクロ・コンピユータ等により制御されるコー
ド変換部５に入力して、文字コードにけい線表示
ビツトを付加する等によりコード変換した後、コ
ード・メモリ１に格納する。

例えば、第４図ｂに示すような文字とけい線を
組合せて同時に表示するためには、第１３図ａの
ようなコードを組立てて入力すればコード変換部
５により第１３図ｂに示すような縦書き方式のコ
ードに変換される。

ところで、CRTは横方向にスキヤンするため、
コード・メモリ１のリフレツシユも横方向に表示
する順序で文字コードを格納する必要がある。

その場合、横書きにするときには、データを入
力するとき表示方向とデータの順序が同一のため
そのまま入力すれば一致する。しかし、縦書きに
するときには、コード・メモリ１のリフレツシユ
順序とデータの流れが異なるので、ユーザは第１
３図ａに示すようにデータの流れの順序で、かつ
横書き方式のコードでデータ・バツフア６に入力
し、コード変換部５によりリフレツシユ順序に変
換するとともに、縦書き方式のコードに変換して
第１３図ｂに示すように、コード・メモリ１に格
納する。すなわち、入力データはけい線表示の
DFC、文字コードあ、い、う、けい線表示の
DFCの順序であるが、コード変換部５によつて
〔文字コード「あ」＋けい線表示ビツト〕、〔文字コ
ード「か」〕の順序に変換されるので、第４図ｂ
に示すようにけい線と文字が縦書きに表示され
る。

以上説明したように、本発明によれば、けい線
の画素を１ビツト化することにより、キヤラク
タ・ジエネレータのメモリ容量を増加することな
く、文字、図形とともにけい線を表示できる。ま
た、けい線の画素を１ビツト化する回路を簡単に
構成できるとともに、縦書きに表示する場合でも
リフレツシユの流れを考慮することなく、横書き
のデータで入力することができるので、きわめて
有利である。

【図面の簡単な説明】

第１図はドツト・マトリクスによる文字表示装
置のブロツク図、第２図は従来の文字とけい線の
表示方法を示す説明図、第３図は本発明の実施例
を示す縦書き用コードのビツト構成図、第４図は
第３図のコードを格納したコード・メモリおよび
表示画面の状態図、第５図は縦書き用の文字とけ
い線表示の原理図、第６図は縦書き用けい線表示
の種類を示す図、第７図は本発明の実施例を示す
縦書き用のけい線表示方式を示すブロツク図、第
８図は本発明の実施例を示す横書き用コードのビ
ツト構成図、第９図は第８図のコードを格納した
コード・メモリおよび表示画面の状態図、第１０
図はけい線表示の種類および文字とけい線の組合
せ表示の原理図、第１１図は本発明の実施例を示
す横書き用けい線表示方式のブロツク図、第１２
図は本発明のコード変換システムのブロツク図、
第１３図は第１２図を用いて横書き用コードから
縦書き用コードに変換されたときの状態図であ
る。１：コード・メモリ、２：キヤラクタ・ジエネ
レータ、３：陰極線管、４：インタフエース制御
部、５：コード変換部、６：データ・バツフア、
７ａ，７ｂ，７ｃ：保持回路、８：アンド・ゲー
ト、９ａ，９ｂ：フリツプ・フロツプ、１０ａ，
１０ｂ，１０ｃ：アンド・ゲート、０RAS，３
１RAS：ラスタ出力、R₀〜R₃₁：オア・ゲート、
G₀〜G₃₁：文字パターン出力、CH・PTN：文字
パターン。

Claims

【特許請求の範囲】１文字コードを格納するコード・メモリと、該
コード・メモリから読出されたコード・データを
文字パターンに変換するキヤラクタ・ジエネレー
タを有する文字表示装置において、上記コード・
メモリの前段にコード変換回路を設け、けい線を
示す各ドツトを線分ごとに１ビツト化してけい線
指示コードあるいは文字コードに組込み、組込ま
れた文字コードを上記コード変換回路により横書
きまたは縦書きのうちの一方のコード組立てに変
換した後、上記コード・メモリに格納し、該コー
ド・メモリから読出された文字コードは上記キヤ
ラクタ・ジエネレータに、また横線ビツトは対応
するラスタ出力とともにアンド・ゲートに、それ
ぞれ入力し、オア・ゲート群により伸長する一
方、縦線ビツトを対応するオア・ゲートを通して
出力し、上記キヤラクタ・ジエネレータからの文
字、図形パターンと同期して表示することを特徴
とするけい線の表示方式。２前記コード・メモリから読出された横線ビツ
トは、ラスタ出力とともにアンド・ゲートに入力
した後、保持回路により保持されてラスタ方向に
伸長されることを特徴とする特許請求の範囲第１
項記載のけい線の表示方式。