JPS646566B2 - - Google Patents
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- Publication number
- JPS646566B2 JPS646566B2 JP56098893A JP9889381A JPS646566B2 JP S646566 B2 JPS646566 B2 JP S646566B2 JP 56098893 A JP56098893 A JP 56098893A JP 9889381 A JP9889381 A JP 9889381A JP S646566 B2 JPS646566 B2 JP S646566B2
- Authority
- JP
- Japan
- Prior art keywords
- node
- mos transistor
- whose
- drain
- power supply
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/28—Modifications for introducing a time delay before switching
- H03K17/284—Modifications for introducing a time delay before switching in field effect transistor switches
Landscapes
- Electronic Switches (AREA)
- Measurement Of Predetermined Time Intervals (AREA)
- Measurement Of Unknown Time Intervals (AREA)
- Pulse Circuits (AREA)
Description
【発明の詳細な説明】
この発明は任意の周波数のクロツクを発生する
タイマー回路を集積回路で構成し、高精度化した
半導体装置に関するものである。
タイマー回路を集積回路で構成し、高精度化した
半導体装置に関するものである。
第１図は従来のタイマー回路の半導体装置を示
す回路図である。同図において、１は第２図ａに
示すクロツクφcpが入力するクロツク端子、２は
半導体内に形成し、一端がクロツク端子１に接続
し、他端がノード３に接続する容量CTのキヤパ
シタ、４は電源電圧Vccが印加する電源端子、５
はドレインおよびゲートがノード３に接続し、ソ
ースがアースに接続するMOSトランジスタ、６
はドレインがノード７に接続し、ゲートがアース
に接続し、ソースがノード３に接続するMOSト
ランジスタ、８は一端がノード７に接続し、他端
がアースに接続する容量CSTのキヤパシタ、９は
ノード３における容量C1の浮遊容量、１０はド
レインがノード１１に接続し、ゲートがノード７
に接続し、ソースがアースに接続するMOSトラ
ンジスタ、１２はノード１１の負荷トランジス
タ、１３は入力端子１３ａおよび出力端子１３ｂ
をもち、この入力端子１３ａがノード１１に接続
するトリガ回路、１４はドレインが電源端子４に
接続し、ゲートがトリガ回路１３の出力端子１３
ｂに接続し、ソースがノード７に接続するMOS
トランジスタである。
す回路図である。同図において、１は第２図ａに
示すクロツクφcpが入力するクロツク端子、２は
半導体内に形成し、一端がクロツク端子１に接続
し、他端がノード３に接続する容量CTのキヤパ
シタ、４は電源電圧Vccが印加する電源端子、５
はドレインおよびゲートがノード３に接続し、ソ
ースがアースに接続するMOSトランジスタ、６
はドレインがノード７に接続し、ゲートがアース
に接続し、ソースがノード３に接続するMOSト
ランジスタ、８は一端がノード７に接続し、他端
がアースに接続する容量CSTのキヤパシタ、９は
ノード３における容量C1の浮遊容量、１０はド
レインがノード１１に接続し、ゲートがノード７
に接続し、ソースがアースに接続するMOSトラ
ンジスタ、１２はノード１１の負荷トランジス
タ、１３は入力端子１３ａおよび出力端子１３ｂ
をもち、この入力端子１３ａがノード１１に接続
するトリガ回路、１４はドレインが電源端子４に
接続し、ゲートがトリガ回路１３の出力端子１３
ｂに接続し、ソースがノード７に接続するMOS
トランジスタである。
なお、第２図ｂはノード３における電圧波形を
示し、第２図ｃはノード７における電圧波形を示
す。
示し、第２図ｃはノード７における電圧波形を示
す。
次に、上記構成による半導体装置の動作につい
て第２図ａ〜第２図ｃを参照して説明する。ま
ず、ノード７を予め、MOSトランジスタ１４を
通して電源電圧Ｖc.c.に充電しておく。次に、時間
t1において、クロツクφcpが“Ｌ”レベルから
“Ｈ”レベルになると、キヤパシタ２による容量
カツプリングにより、ノード３は“Ｈ”レベルに
なる。このため、MOSトランジスタ５がオン状
態になる（なお、MOSトランジスタ６はオフ状
態のままである。）したがつて、ノード３の充電
電荷はこのオン状態のMOSトランジスタ５を通
して放電するため、このノード３のレベルは下が
り始め、VTH（トランジスタのスレシホールド電
圧）に等しくなつたとき、すなわち、時間t2にお
いて、MOSトランジスタ５はオフ状態となり、
放電は停止する。次に、時間t3において、クロツ
クφcpが第２図ａに示すように、“Ｈ”レベルか
ら“Ｌ”レベルになると、キヤパシタ２による容
量カツプリングにより、ノード３は第２図ｂに示
すように、負電位に下がる。このため、MOSト
ランジスタ６はオン状態になる（なお、MOSト
ランジスタ５はオフ状態のままである）。したが
つて、キヤパシタ８に蓄積されている正の電荷が
ノード７およびオン状態のMOSトランジスタ６
を介してノード３に移される。そして、ノード３
のレベルが0Vに近づき、−VTHレベルに等しくな
つたとき、MOSトランジスタ６がオフ状態とな
り、キヤパシタ８からノード３への電荷の移動が
停止する。そして、ノード７が第２図ｃに示すよ
うにスレシホールド電圧VTHまで下がると、MOS
トランジスタ１０がオフ状態になる。このMOS
トランジスタ１０のオフ状態により、トリガ回路
１３が動作状態となるため、その出力端子１３ｂ
から“Ｈ”レベルの出力が送出する。このため、
MOSトランジスタ１４がオン状態になる。した
がつて、ノード７はもとの“Ｈ”レベルにもど
る。その後、トリガ回路１３が不動作状態にな
り、MOSトランジスタ１４がオフ状態になり、
ノード７は、“Ｈ”フローテイングとなる。以下、
このくり返しで動作する。次に、前記動作におい
て、クロツクφcpの１サイクルあたり、キヤパシ
タ８からキヤパシタ２に移される電荷量QTは理
想的には(1)式で示される。
て第２図ａ〜第２図ｃを参照して説明する。ま
ず、ノード７を予め、MOSトランジスタ１４を
通して電源電圧Ｖc.c.に充電しておく。次に、時間
t1において、クロツクφcpが“Ｌ”レベルから
“Ｈ”レベルになると、キヤパシタ２による容量
カツプリングにより、ノード３は“Ｈ”レベルに
なる。このため、MOSトランジスタ５がオン状
態になる（なお、MOSトランジスタ６はオフ状
態のままである。）したがつて、ノード３の充電
電荷はこのオン状態のMOSトランジスタ５を通
して放電するため、このノード３のレベルは下が
り始め、VTH（トランジスタのスレシホールド電
圧）に等しくなつたとき、すなわち、時間t2にお
いて、MOSトランジスタ５はオフ状態となり、
放電は停止する。次に、時間t3において、クロツ
クφcpが第２図ａに示すように、“Ｈ”レベルか
ら“Ｌ”レベルになると、キヤパシタ２による容
量カツプリングにより、ノード３は第２図ｂに示
すように、負電位に下がる。このため、MOSト
ランジスタ６はオン状態になる（なお、MOSト
ランジスタ５はオフ状態のままである）。したが
つて、キヤパシタ８に蓄積されている正の電荷が
ノード７およびオン状態のMOSトランジスタ６
を介してノード３に移される。そして、ノード３
のレベルが0Vに近づき、−VTHレベルに等しくな
つたとき、MOSトランジスタ６がオフ状態とな
り、キヤパシタ８からノード３への電荷の移動が
停止する。そして、ノード７が第２図ｃに示すよ
うにスレシホールド電圧VTHまで下がると、MOS
トランジスタ１０がオフ状態になる。このMOS
トランジスタ１０のオフ状態により、トリガ回路
１３が動作状態となるため、その出力端子１３ｂ
から“Ｈ”レベルの出力が送出する。このため、
MOSトランジスタ１４がオン状態になる。した
がつて、ノード７はもとの“Ｈ”レベルにもど
る。その後、トリガ回路１３が不動作状態にな
り、MOSトランジスタ１４がオフ状態になり、
ノード７は、“Ｈ”フローテイングとなる。以下、
このくり返しで動作する。次に、前記動作におい
て、クロツクφcpの１サイクルあたり、キヤパシ
タ８からキヤパシタ２に移される電荷量QTは理
想的には(1)式で示される。
QT＝CT（Vcc−2VTH） ……(1)
しかし、実際には損失分αがあり、実効的には
(2)式で示される。
(2)式で示される。
QT＝CT（Vcc−2VTH−α） ……(2)
ここで、αは(i)ノード３には必ず浮遊容量C1
があり、これによつてキヤパシタ２による容量カ
ツプリング効果が軽減される。(ii)MOSトランジ
スタ５および６のコンダクタンスが有限であるか
ら、ノード３のレベルが±VTHになるのに無限の
時間がかかるなどの効果を表わす。
があり、これによつてキヤパシタ２による容量カ
ツプリング効果が軽減される。(ii)MOSトランジ
スタ５および６のコンダクタンスが有限であるか
ら、ノード３のレベルが±VTHになるのに無限の
時間がかかるなどの効果を表わす。
次に、前記(2)式を用いて、ノード７におけるク
ロツクφcpの１サイクルあたりの電位変化ΔVを
求めると(3)式で示すことができる。
ロツクφcpの１サイクルあたりの電位変化ΔVを
求めると(3)式で示すことができる。
ΔV＝１／CST・QT＝CT／CST（Vcc−2VTH−α）
……(3)
このタイマーの特長は１サイクルあたりに移さ
れる電荷量QTはノード７のレベルに無関係に常
に一定であることである。したがつて、タイマー
のセツト時間tsetはノード７がVccからVTHに下が
るまでの時間に等しく、(4)式で示すことができ
る。
れる電荷量QTはノード７のレベルに無関係に常
に一定であることである。したがつて、タイマー
のセツト時間tsetはノード７がVccからVTHに下が
るまでの時間に等しく、(4)式で示すことができ
る。
tset＝１／fcp・Vcc−VTH／ΔV
＝１／fcp（CST／CT）・Vcc−VTH／Vcc−2VTH-〓…
…(4) ここで、cpはクロツクφcpの周波数である。こ
の(4)式からtsetはクロツクφcpの発振周波数およ
びCST／CTの比、MOSトランジスタのVTHおよび
電源電圧の関数である。これにより、キヤパシタ
２の容量CTとキヤパシタ８の容量CSTを適当な値
にすれば任意の周期をもつタイマーを実現するこ
とができる。
…(4) ここで、cpはクロツクφcpの周波数である。こ
の(4)式からtsetはクロツクφcpの発振周波数およ
びCST／CTの比、MOSトランジスタのVTHおよび
電源電圧の関数である。これにより、キヤパシタ
２の容量CTとキヤパシタ８の容量CSTを適当な値
にすれば任意の周期をもつタイマーを実現するこ
とができる。
しかしながら、従来のタイマー回路を構成する
半導体装置ではタイマーの動作を開始したのち、
何んらかの理由により電源電圧Vccのレベルが低
下することにより、その電源電圧Vccが供給され
ているIC内部発振器からのクロツクφcpのレベル
“Ｈ”レベルが低下したときには１サイクルあた
りに移動する電荷量が減少し、前記セツト時間
tsetが長くなる欠点があつた。
半導体装置ではタイマーの動作を開始したのち、
何んらかの理由により電源電圧Vccのレベルが低
下することにより、その電源電圧Vccが供給され
ているIC内部発振器からのクロツクφcpのレベル
“Ｈ”レベルが低下したときには１サイクルあた
りに移動する電荷量が減少し、前記セツト時間
tsetが長くなる欠点があつた。
したがつて、この発明の目的はセツト時間tset
の変動を抑制し、高精度のタイマー回路を構成す
ることができる半導体装置を提供するものであ
る。
の変動を抑制し、高精度のタイマー回路を構成す
ることができる半導体装置を提供するものであ
る。
このような目的を達成するため、この発明はド
レインが電源端子に接続し、ゲートおよびソース
が前記第２のノードに接続するクランプトランジ
スタを設けたものであり、以下実施例を用いて詳
細に説明する。
レインが電源端子に接続し、ゲートおよびソース
が前記第２のノードに接続するクランプトランジ
スタを設けたものであり、以下実施例を用いて詳
細に説明する。
第３図はこの発明に係る半導体装置の一実施例
を示す回路図である。同図において、１５はドレ
インが電源端子４に接続し、ゲートおよびソース
がノード７に接続するクランプトランジスタであ
る。
を示す回路図である。同図において、１５はドレ
インが電源端子４に接続し、ゲートおよびソース
がノード７に接続するクランプトランジスタであ
る。
次に、上記構成に係る半導体装置の動作につい
て説明するが、電源電圧Vccのレベル変動のない
場合については第１図の動作と同一であることは
もちろんである。
て説明するが、電源電圧Vccのレベル変動のない
場合については第１図の動作と同一であることは
もちろんである。
次に、タイマーの動作が開始したのち、何んら
かの理由により、電源電圧VccのレベルがΔVD
（＞VTH）だけ低下した場合、クランプトランジ
スタ１５がオン状態となり、ノード７のレベルは
（VDD−ΔVD）＋VTHにクランプする。このため、
セツト時間tset2は(5)式で示すことができる。
かの理由により、電源電圧VccのレベルがΔVD
（＞VTH）だけ低下した場合、クランプトランジ
スタ１５がオン状態となり、ノード７のレベルは
（VDD−ΔVD）＋VTHにクランプする。このため、
セツト時間tset2は(5)式で示すことができる。
tset2＝１／fcp（CST／CT）
・〔（Vcc−ΔVD）＋VTH〕−VTH／（Vcc−ΔVD）−
2VTH-〓……(5) なお、第１図において、電源電圧Vccのレベル
がΔVD（＞VTH）だけ低下した場合、そのセツト
時間は(6)式で示すことができる。
2VTH-〓……(5) なお、第１図において、電源電圧Vccのレベル
がΔVD（＞VTH）だけ低下した場合、そのセツト
時間は(6)式で示すことができる。
tset1＝１／fcp（CST／CT）
・Vcc−VTH／（Vcc−ΔVD）−2VTH-〓 ……(6)
ただし、クロツクφcpの周波数cpの変動は無
視しうるものとする。
視しうるものとする。
したがつて、第１図の回路におけるセツト時間
tset1の変動比Δtset1は(7)式で示すことができる。
tset1の変動比Δtset1は(7)式で示すことができる。
Δtset1＝tset1／tset
＝１／（１−ΔVD／Vcc−2VTH-〓） ……(7)
一方、第３図におけるセツト時間tset2の変動比
Δtset2は(8)式で示すことができる。
Δtset2は(8)式で示すことができる。
Δtset2＝tset2／tset＝（１−ΔVD−VTH／Vcc−VTH
） ／（１−ΔVD／Vcc−2VTH-〓） ……(8) 次に、第１図におけるセツト時間の変動比
Δtset1と第３図におけるセツト時間の変動比Δtset2
の大小を比較すると、 Δtset2／Δtset1＝１−ΔVD−VTH／Vcc−VTH＜１ ∴ Δtset2＜Δtset1 ……(9) したがつて、(9)式に示すように、セツト時間の
変動を小さくすることができるので、それだけ高
精度にすることができる。
） ／（１−ΔVD／Vcc−2VTH-〓） ……(8) 次に、第１図におけるセツト時間の変動比
Δtset1と第３図におけるセツト時間の変動比Δtset2
の大小を比較すると、 Δtset2／Δtset1＝１−ΔVD−VTH／Vcc−VTH＜１ ∴ Δtset2＜Δtset1 ……(9) したがつて、(9)式に示すように、セツト時間の
変動を小さくすることができるので、それだけ高
精度にすることができる。
なお、以上の実施例ではクランプトランジスタ
１５のスレシホルド電圧VTHが他のMOSトランジ
スタと同じ場合について説明したが、このスレシ
ホルド電圧VTHが他のMOSトランジスタより小さ
い場合にはセツト時間の変動比Δtset2がさらに小
さくなることはもちろんである。
１５のスレシホルド電圧VTHが他のMOSトランジ
スタと同じ場合について説明したが、このスレシ
ホルド電圧VTHが他のMOSトランジスタより小さ
い場合にはセツト時間の変動比Δtset2がさらに小
さくなることはもちろんである。
以上、詳細に説明したように、この発明に係る
半導体装置によれば任意の周波数を発生するタイ
マー回路を集積回路で高精度に構成することがで
きる効果がある。
半導体装置によれば任意の周波数を発生するタイ
マー回路を集積回路で高精度に構成することがで
きる効果がある。
第１図は従来のタイマー回路の半導体装置を示
す回路図、第２図ａ、第２図ｂ、および第２図ｃ
は第１図の各部の波形を示す図、３図はこの発明
に係る半導体装置の一実施例を示す回路図であ
る。 １……クロツク端子、２……キヤパシタ、３…
…ノード、４……電源端子、５および６……
MOSトランジスタ、７……ノード、８……キヤ
パシタ、９……浮遊容量、１０……MOSトラン
ジスタ、１１……ノード、１２……負荷トランジ
スタ、１３……トリガ回路、１４……MOSトラ
ンジスタ、１５……クランプトランジスタ、な
お、図中、同一符号は同一または相当部分を示
す。
す回路図、第２図ａ、第２図ｂ、および第２図ｃ
は第１図の各部の波形を示す図、３図はこの発明
に係る半導体装置の一実施例を示す回路図であ
る。 １……クロツク端子、２……キヤパシタ、３…
…ノード、４……電源端子、５および６……
MOSトランジスタ、７……ノード、８……キヤ
パシタ、９……浮遊容量、１０……MOSトラン
ジスタ、１１……ノード、１２……負荷トランジ
スタ、１３……トリガ回路、１４……MOSトラ
ンジスタ、１５……クランプトランジスタ、な
お、図中、同一符号は同一または相当部分を示
す。
Claims (1)
- １ 少なくともクロツク信号発生用の内部発振器
と、そのクロツク信号が入力端子に供給されるこ
とにより動作が制御されるタイマーを有し、それ
らに共通の電源電圧が供給される半導体装置にお
いて、一端がクロツク信号の入力端子に接続さ
れ、他端が第１のノードに接続された第１のキヤ
パシタと、ドレインおよびゲートがこの第１のノ
ードに接続され、ソースがアースに接続された第
１のMOSトランジスタと、ソースが第１のノー
ドに接続され、ドレインが第２のノードに接続さ
れ、ゲートがアースに接続された第２のMOSト
ランジスタと、一端が第２のノードに接続され、
他端がアースに接続された第２のキヤパシタと、
ドレインが電源端子に接続され、ゲートがトリガ
信号が印加する端子に接続され、ソースが第２の
ノードに接続された第３のMOSトランジスタと、
ドレインが負荷トランジスタに接続され、ゲート
が第２のノードに接続され、ソースがアースに接
続された第４のMOSトランジスタと、入力端子
が第４のMOSトランジスタのドレインに接続さ
れ、トリガ信号を出力するトリガ回路と、ドレイ
ンが電源端子に接続され、ゲートおよびソースが
前記第２のノードに接続されたクランプトランジ
スタとを備えたことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56098893A JPS57211826A (en) | 1981-06-22 | 1981-06-22 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56098893A JPS57211826A (en) | 1981-06-22 | 1981-06-22 | Semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57211826A JPS57211826A (en) | 1982-12-25 |
| JPS646566B2 true JPS646566B2 (ja) | 1989-02-03 |
Family
ID=14231808
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56098893A Granted JPS57211826A (en) | 1981-06-22 | 1981-06-22 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57211826A (ja) |
-
1981
- 1981-06-22 JP JP56098893A patent/JPS57211826A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57211826A (en) | 1982-12-25 |
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