JPS64716B2 - - Google Patents

Description

【発明の詳細な説明】

〔発明の技術分野〕 この発明はグラフイツク表示装置のスムージン
グ回路に関する。 〔従来技術〕 ラスタスキヤン方式のグラフイツク表示装置で
は、斜めの直線を表示すると階段状にみえてしま
うため、直線をなめらかに表示するための種々の
方法が提案されている。たとえば第１図１に示す
方法では、白丸で図示する端部のドツトを他のド
ツトより輝度を下げて表示する。第１図２に示す
方法では、電子ビームを２本同時に出力し、直線
の傾きに応じて上下に２個づつのドツトを多段階
の輝度分布で配置すると共に、各２個のドツトに
おける輝度総和を一定に保つ。更に第３の方法と
して、CRT表示装置そのものの解像度を、上げ
るものがある。 〔従来技術の問題点〕 しかしながら第１の方法では、直線が太く見え
てしまうという問題がある。また第２、第３の方
法では全体構造が複雑になりコストが増大する問
題がある。 〔発明の目的〕 この発明は上記事情に鑑みてなされたもので、
表示図形、特に直線が簡単な構成でなめらかに表
示できるスムージング回路を有するグラフイツク
表示装置を提供することを目的とする。 〔発明の要点〕 ビデオメモリと一対一の対応関係を有するスム
ージングメモリを設け、このスムージングメモリ
に、表示図形の直線部の端部半ドツトの輝度コン
トロールを行うデータを演算により算出して書込
み、輝度コントロールを行い直線をなめらかに表
示するようにしたことである。 〔実施例〕 以下、第２図ないし第１４図を参照して本発明
の一実施例を説明する。第２図はグラフイツク表
示装置の構成図である。図中１は入力装置であ
り、この入力装置１からの入力データはCPU
（中央処理装置）２に入力される。このCPU２に
は主記憶装置３が接続されており、データが授
受されると共に、クロツクジエネレータ４の発生
するマシンクロツクが入力している。また
CPU2が処理して出力する図形やその輝度をコン
トロールするデータはRAM（ランダムアクセ
スメモリ）から成るビデオメモリ５及びスムージ
ングメモリ６へ書込まれる。而して上記ビデオメ
モリ５は赤、緑、青の各色に対するメモリ５Ａ、
５Ｂ、５Ｃから成り、上記図形データが書込まれ
る。またスムージングメモリ６はビデオメモリ５
（メモリ５Ａ〜５Ｃ）と一対一の対応関係を有し、
輝度コントロールのためのデータが書込まれる。 各メモリ５Ａ〜５Ｃ及びスムージングメモリ６
からパラレルに出力される表示データは、対応
して４系列設けられているシフトレジスタ７に与
れられる。このシフトレジスタ７から出力される
データは３系列設けられているスムージング回
路８に入力してスムージング処理を受け、信号
として３系列のＤ−Ａ変換回路９に与えられる。
このＤ−Ａ変換回路９は入力信号を輝度コント
ロールしてビデオ信号としてラスタスキヤン方
式のCRT表示装置１０に出力し、図形を表示さ
せる。 一方、クロツクジエネレータ４が出力するクロ
ツク信号は表示アドレス制御回路１１及び同期
信号発生回路１２に入力される。表示アドレス制
御回路１１はビデオメモリ５に対するアドレス制
御信号を出力し、ビデオメモリ５に対するデー
タの読出しを行なう。また同期信号発生回路１２
はCRT表示装置１０に対し水平、垂直同期信号
を出力する。更にクロツクジエネレータ４が出
力するクロツク信号はシフトレジスタ７に供給
されるロードクロツク及びシフトクロツクであ
る。 第３図は上述した３系列とも同一のスムージン
グ回路およびＤ−Ａ変換回路９を抜き出して示し
たもので、上記メモリ５Ａ、５Ｂ、５Ｃ、６に対
し夫々設けられているシフトレジスタ７を７Ａ、
７Ｂ、７Ｃ、７Ｄとし、また各シフトレジスタ７
Ａ、７Ｂ、７Ｃ、７Ｄから出力する信号を夫々、
〓〓 、 〓〓 、 〓〓 、 〓〓 とすると、これ
ら信号 〓〓 、 〓〓 、 〓〓 は夫々、対応する
系列のスムージング回路８Ａ、８Ｂ、８Ｃに入力
され、信号 〓〓 はスムージング回路８Ａ、８
Ｂ、８Ｃに共通に入力される。更に各スムージン
グ回路８Ａ，８Ｂ，８Ｃから夫々出力される信号
〓〓 、 〓〓 、 〓〓 、 〓〓 、 〓〓 、 〓
〓 は夫々、対応する系列のＤ−Ａ変換回路９Ａ，
９Ｂ，９Ｃに入力される。そしてＤ−Ａ変換回路
９Ａ，９Ｂ，９Ｃの出力を夫々、信号 〓〓 、
〓〓 、 〓〓 とすると夫々は赤、緑、青のビデ
オ信号となる。 第４図はスムージング回路８Ａ（８Ｂ，８Ｃと
も同様）の具体的回路構成を示したものである。
シフトレジスタ７Ａの出力 〓〓 は遅延回路１５
及び遅延回路１６を介してオアゲート１７に入力
されると共に、直接このオアゲート１７に入力さ
れている。そしてこのオアゲート１７の出力は一
端にシフトレジスタ７Ｄからの出力 〓〓 が入力
されているアンドゲート１８の他端に入力され
る。このアンドゲート１８の出力は一端に上記遅
延回路１５の出力が入力されているオープンコレ
クタのオアゲート１９の他端及び、一端に上記遅
延回路１５の出力がインバータ２０を介して入力
されているアンドゲート２１の他端に入力され
る。しかして、上記オアゲート１９の出力は信号
〓〓 として、またアンドゲート２１の出力は信
号 〓〓 として夫々Ｄ−Ａ変換器９Ａに供給され
る。 第５図１，２は上記遅延回路１５，１６の具体
例を２例示すものであり、第５図１では、Ｄ型フ
リツプフロツプ２２のＤ入力端子にシフトレジス
タ７Ａの出力 〓〓 が入力され、同期信号発生回
路からのシフトクロツクがインバータ２３を介
してCK（クロツク）入力端子に印加されている。
そしてそのセツト出力が遅延信号となる。 他方、第５図２は直列接続される２個のインバ
ータ２４，２５と、その両者の接続点に一端が接
続され、他端が接地されるコンデンサ２６とから
成る。而して第５図１，２に示す何れの遅延回路
もその遅延時間は半クロツク分に相当している。 第６図は３系統のＤ−Ａ変換回路９（例えば９
Ａとする）の構成を示す。上記信号 〓〓 は抵抗
R_Bを介しNPN型トランジスタTrのベースに接続
され、また信号 〓〓 はインバータ２６を介しオ
ープンコレクタのオアゲート２７の入力端に接続
される。他方、電圧＋Vccが抵抗R_Dを介し、一端
を接地されたスイツチSWに印加されている。こ
のスイツチSWはスムージングの輝度調整を行う
ためのもので、その他端はオアゲート２７の入力
端に接続されるほか、ビデオアンプ（図示略）へ
３系統とも共通接続される。またオアゲート２７
の出力は抵抗R_Cを介し上記トランジスタTrのベ
ースに接続される。トランジスタTrのベース、
コレクタ間には抵抗R_Aが接続され、またエミツ
タは抵抗R_Eを介し接地されている。そしてコレ
クタには電圧Vccが供給されている。トランジス
タTrのエミツタ出力はコンデンサＣを介しCRT
表示装置９へ送られる。しかして上記抵抗R_B，
R_Cの抵抗値はR_B＜R_Cである。 次に上記実施例の動作を第７図ないし第１２図
を参照して説明する。いま、直線をCRT表示装
置１０の画面上に描くものとすると、まず、入力
装置１から描く直線の始点および終点の座標デー
タを入力する。CPU２は主記憶回路３を使用し
てその座標データにもとづいて描くべき直線デー
タ及び輝度コントロールデータを夫々算出し、ビ
デオメモリ５の赤、緑、青の各メモリ５Ａ，５
Ｂ，５Ｃに表示データを、また輝度コントロール
データをスムージングメモリ６に書込む。例えば
赤で直線を表示させたい場合は赤用メモリ５Ａ
に、緑で表示させたい場合には緑用メモリ５Ｂ
に、白で表示させたい場合には５Ａ，５Ｂ，５Ｃ
に直線データを書込む。そしてビデオメモリ５か
らは表示データがロードクロツクに従つて１ワー
ド毎にシフトレジスタ７へ出力され、シフトクロ
ツクｈに従つて１ビツトずつシフトレジスタ７か
らスムージング回路８へ送出される。 しかして、黄色の斜め直線を表示するとして、
あるラスタの９ビツト分がビデオメモリ５に書込
まれる場合を例にとつて説明すると、黄色は赤と
緑の合成色であるから、上記９ドツトのうち４ド
ツトを黄色で表示するなら第７図に示すように赤
と緑のデータは同一であり、例えば「001111000」
となる。これに対し青のデータは９ビツトオール
“０”のデータ「000000000」となる。また、この
直線にスムージング処理を行なうためにスムージ
ングメモリ６に書込まれる輝度コントロールデー
タは「001000100」となる。なお、この輝度コン
トロールデータの作成方法については後述する。 さて、ビデオメモリ５及びスムージングメモリ
６に書込まれたデータはシフトレジスタ７を介し
てスムージング回路８に供給されるが、第４図に
おいて、赤系統のスムージング回路８Ａには赤の
表示データ 〓〓 と、輝度コントロールデータ
〓〓 が供給されている。同図中、表示データ 〓
〓 が供給される入力端子をａ、輝度コントロー
ルデータ 〓〓 が供給される入力端子をｂ、遅延
回路１５の出力端をｃ、遅延回路１６の出力端を
ｄ、オアゲート１７の出力端をｅ、アンドゲート
１８の出力端をｆとすると、各点ａ〜ｆの信号及
び出力信号 〓〓 、 〓〓 は第８図のタイムチヤ
ートに示すようになる。すなわち、赤の表示デー
タ 〓〓 の「001111000」は遅延回路１５で半ク
ロツク遅れてｃの信号となり、更に遅延回路１６
で半クロツク遅れてｄの信号となる。またこれら
ａの信号とｄの信号がオアゲート１７を介してｅ
の信号となり、このｅの信号とｂの信号がアンド
ゲート１８を介してｆの信号となる。よつて、出
力信号 〓〓 はｃの信号とｆの信号のオア出力と
なり、出力信号 〓〓 はｃの信号のインバート信
号とｆの信号のアンド出力となる。そして上記信
号 〓〓 は第６図に示すＤ−Ａ変換回路９Ａの抵
抗R_Bに、また信号 〓〓 はインバータ２６に入
力される。このＤ−Ａ変換回路９Ａにおいて、オ
アゲート２７の出力端を○イ、トランジスタTrの
ベースを○ロとすると、信号 〓〓 、 〓〓 に対す
る点○イ、○ロの電位及び出力信号は次表の如くな
る。

【表】

〔発明の効果〕

以上説明したようにこの発明は、ビデオメモリ
と一対一の対応関係を有するスムージングメモリ
を設け、このスムージングメモリに、表示図形の
直線部の端部の輝度コントロールを行うデータを
演算により算出して書込み、輝度コントロールを
行なうようにしたから、特にコストを増大させる
ことなく、また直線を太くすることなしに、なめ
らかな直線を表示することができる。

【図面の簡単な説明】

第１図は従来の直線表示例を示す図、第２図は
この発明の一実施例のグラフイツク表示装置のシ
ステム図、第３図はスムージング回路８及びＤ−
Ａ変換回路９の具体的な接続図、第４図はスムー
ジング回路８の詳細回路図、第５図は遅延回路１
５，１６の詳細回路図、第６図はＤ−Ａ変換回路
９の詳細回路図、第７図はビデオメモリ５及びス
ムージングメモリ６の具体的記憶内容の例を示す
図、第８図は第７図の例におけるスムージング回
路８の動作を説明するためのタイムチヤートを示
す図、第９図は同例の青に対するタイムチヤート
を示す図、第１０図はビデオメモリ５及びスムー
ジングメモリ６における座標構成を示す図、第１
１図はビデオメモリ５及びスムージングメモリ６
にデータを書き込む動作を説明するためのフロー
チヤートを示す図、第１２図は表示例とそのとき
のビデオメモリ５及びスムージングメモリ６の記
憶状態を示す図である。 １……入力装置、２……CPU、３……主記憶
装置、４……クロツクジエネレータ、５（５Ａ〜
５Ｃ）……ビデオメモリ、６……スムージングメ
モリ、７（７Ａ〜７Ｄ）……シフトレジスタ、８
（８Ａ〜８Ｃ）……スムージング回路、９（９Ａ
〜９Ｃ）……Ｄ−Ａ変換回路、１０……CRT表
示装置、１１……表示アドレス制御回路、１５，
１６……遅延回路。

Claims (1)

【特許請求の範囲】
1. １ グラフイツク表示装置において、ビデオメモ
   リとドツト単位の対応関係を有するスムージング
   用メモリと、上記ビデオメモリに書込まれた表示
   図形に対して輝度コントロールを行なうための輝
   度コントロールデータを算出して上記スムージン
   グ用メモリに書込む演算手段と、この演算手段に
   よつて書込まれた上記スムージング用メモリの輝
   度コントロールデータにしたがつて上記表示図形
   に対する輝度コントロールを半ドツト単位で行な
   い上記表示図形をなめらかに表示させるスムージ
   ング手段とから成るグラフイツク表示装置。