JPS648492B2 - - Google Patents
Info
- Publication number
- JPS648492B2 JPS648492B2 JP19037384A JP19037384A JPS648492B2 JP S648492 B2 JPS648492 B2 JP S648492B2 JP 19037384 A JP19037384 A JP 19037384A JP 19037384 A JP19037384 A JP 19037384A JP S648492 B2 JPS648492 B2 JP S648492B2
- Authority
- JP
- Japan
- Prior art keywords
- line
- control
- josephson
- bias current
- gate circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/01—Shaping pulses
- H03K5/04—Shaping pulses by increasing duration; by decreasing duration
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/195—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using superconductive devices
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Pulse Circuits (AREA)
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、パルス入力電流から、それに比し幅
狭のパルス出力電流を発生させる、ジヨセフソン
接合素子を用いて構成されたジヨセフソンパルス
発生回路に関する。
狭のパルス出力電流を発生させる、ジヨセフソン
接合素子を用いて構成されたジヨセフソンパルス
発生回路に関する。
従来の技術
このようなジヨセフソンパルス発生回路とし
て、従来、第１図を伴なつて次に述べる構成を有
するものが提案されている。
て、従来、第１図を伴なつて次に述べる構成を有
するものが提案されている。
すなわち、バイアス電流線１に介挿され且つ制
御電流線２が結合し、バイアス電流線１の両端間
で零電圧状態または有電圧状態をとる制御線付ジ
ヨセフソンゲート回路Ｑ１を有する。
御電流線２が結合し、バイアス電流線１の両端間
で零電圧状態または有電圧状態をとる制御線付ジ
ヨセフソンゲート回路Ｑ１を有する。
また、バイアス電流線１に介挿され且つ制御電
流線２及び２′が結合し、バイアス電流線１の両
端間で零電圧状態または有電圧状態をとる制御線
付ジヨセフソンゲート回路Ｑ２を有する。
流線２及び２′が結合し、バイアス電流線１の両
端間で零電圧状態または有電圧状態をとる制御線
付ジヨセフソンゲート回路Ｑ２を有する。
さらに、ジヨセフソン接合素子、または制御線
付ジヨセフソンゲート回路Ｑ１またはＱ２と同様
の制御線付ジヨセフソンゲート回路Ｑ３を有す
る。なお、以下、制御線付ジヨセフソンゲート回
路Ｑ２と同様の制御線付ジヨセフソンゲート回路
Ｑ３を有するものとする。
付ジヨセフソンゲート回路Ｑ１またはＱ２と同様
の制御線付ジヨセフソンゲート回路Ｑ３を有す
る。なお、以下、制御線付ジヨセフソンゲート回
路Ｑ２と同様の制御線付ジヨセフソンゲート回路
Ｑ３を有するものとする。
また、インダクタＬを有する。
さらに、負荷Ｍ１とを有する。
この負荷Ｍ１は、外部バイアス電流線１０に介
挿されたバイアス電流線１に介挿され且つ制御電
流線２が結合し、バイアス電流線１の両端間で零
電圧状態または有電圧状態をとる制御線付ジヨセ
フソンゲート回路Ｑ５の制御電流線２と、抵抗Ｒ
１との直列回路でなる。
挿されたバイアス電流線１に介挿され且つ制御電
流線２が結合し、バイアス電流線１の両端間で零
電圧状態または有電圧状態をとる制御線付ジヨセ
フソンゲート回路Ｑ５の制御電流線２と、抵抗Ｒ
１との直列回路でなる。
しかして、制御線付ジヨセフソンゲート回路Ｑ
１のバイアス電流線１が、外部バイアス電流線５
に介挿されている。
１のバイアス電流線１が、外部バイアス電流線５
に介挿されている。
また、制御線付ジヨセフソンゲート回路Ｑ１の
バイアス電流線１の両端が、インダクタＬを介し
て、制御線付ジヨセフソンゲート回路Ｑ２のバイ
アス電流線１の両端に接続されている。
バイアス電流線１の両端が、インダクタＬを介し
て、制御線付ジヨセフソンゲート回路Ｑ２のバイ
アス電流線１の両端に接続されている。
さらに、制御線付ジヨセフソンゲート回路Ｑ１
のバイアス電流線１の両端間に、制御線付ジヨセ
フソンゲート回路Ｑ３のバイアス電流線１を介し
て、負荷Ｍ１が接続されている。
のバイアス電流線１の両端間に、制御線付ジヨセ
フソンゲート回路Ｑ３のバイアス電流線１を介し
て、負荷Ｍ１が接続されている。
また、制御線付ジヨセフソンゲート回路Ｑ１及
びＱ２の制御電流線２が、直列に接続されて、パ
ルス入力電流線６に介挿されている。
びＱ２の制御電流線２が、直列に接続されて、パ
ルス入力電流線６に介挿されている。
さらに、制御線付ジヨセフソンゲート回路Ｑ２
の制御電流線２′が、外部制御電流線７に介挿さ
れている。
の制御電流線２′が、外部制御電流線７に介挿さ
れている。
また、制御線付ジヨセフソンゲート回路Ｑ３の
制御電流線２が、外部制御電流線８に介挿されて
いる。
制御電流線２が、外部制御電流線８に介挿されて
いる。
さらに、制御線付ジヨセフソンゲート回路Ｑ５
のバイアス電流線１が、外部バイアス電流線１０
にに介挿されている。
のバイアス電流線１が、外部バイアス電流線１０
にに介挿されている。
以上が、従来提案されているジヨセフソンパル
ス発生回路の構成である。
ス発生回路の構成である。
このような構成を有するジヨセフソンパルス発
生回路によれば、次に述べる動作が得られる。
生回路によれば、次に述べる動作が得られる。
すなわち、外部制御電流線７に制御電流Icを供
給し、よつて、制御線付ジヨセフソンゲート回路
Ｑ２の制御電流線２′に制御電流Icを供給してい
る状態で、外部バイアス電流線５に第２図Ａに示
すように、バイアス電流Ibを供給する。
給し、よつて、制御線付ジヨセフソンゲート回路
Ｑ２の制御電流線２′に制御電流Icを供給してい
る状態で、外部バイアス電流線５に第２図Ａに示
すように、バイアス電流Ibを供給する。
しかるときは、制御線付ジヨセフソンゲート回
路Ｑ２のバイアス電流線１を含む電流路には、イ
ンダクタＬが介挿され、また、制御線付ジヨセフ
ソンゲート回路Ｑ３のバイアス電流線１を含む電
流路には負荷Ｍ１が介挿されているので、バイア
ス電流Ibがほとんど制御線付ジヨセフソンゲート
回路Ｑ１のバイアス電流線１に流れる。
路Ｑ２のバイアス電流線１を含む電流路には、イ
ンダクタＬが介挿され、また、制御線付ジヨセフ
ソンゲート回路Ｑ３のバイアス電流線１を含む電
流路には負荷Ｍ１が介挿されているので、バイア
ス電流Ibがほとんど制御線付ジヨセフソンゲート
回路Ｑ１のバイアス電流線１に流れる。
このような状態で、パルス入力電流線６に、第
２図Ｂに示すように、時点ｔ１，ｔ２…でのパル
ス電流でなるパルス入力電流Iiを供給する。
２図Ｂに示すように、時点ｔ１，ｔ２…でのパル
ス電流でなるパルス入力電流Iiを供給する。
しかるときは、そのパルス入力電流Iiが、制御
線付ジヨセフソンゲート回路Ｑ１の制御電流線２
に流れ、このため、制御線付ジヨセフソンゲート
回路Ｑ１が零電圧状態から有電圧状態に転移し、
制御線付ジヨセフソンゲート回路Ｑ１のバイアス
電流線１の両端間に有電圧状態がえられる。
線付ジヨセフソンゲート回路Ｑ１の制御電流線２
に流れ、このため、制御線付ジヨセフソンゲート
回路Ｑ１が零電圧状態から有電圧状態に転移し、
制御線付ジヨセフソンゲート回路Ｑ１のバイアス
電流線１の両端間に有電圧状態がえられる。
このように制御線付ジヨセフソンゲート回路１
のバイアス電流線１の両端間に有電圧状態が得ら
れれば、制御線付ジヨセフソンゲート回路Ｑ１の
バイアス電流線１を含む電流路にインダクタＬが
介挿されているので、バイアス電流Ibが、制御線
付ジヨセフソンゲート回路Ｑ３のバイアス電流線
１を通じて負荷Ｍ１に流れる。このため、制御線
付ジヨセフソンゲート回路Ｑ３が零電圧状態から
有電圧状態に転移し、いままで、負荷Ｍ１に流れ
ていた電流が流れなくなる。よつて、負荷Ｍ１
に、第２図Ｃに示すように、パルス出力電流Ipが
得られる。
のバイアス電流線１の両端間に有電圧状態が得ら
れれば、制御線付ジヨセフソンゲート回路Ｑ１の
バイアス電流線１を含む電流路にインダクタＬが
介挿されているので、バイアス電流Ibが、制御線
付ジヨセフソンゲート回路Ｑ３のバイアス電流線
１を通じて負荷Ｍ１に流れる。このため、制御線
付ジヨセフソンゲート回路Ｑ３が零電圧状態から
有電圧状態に転移し、いままで、負荷Ｍ１に流れ
ていた電流が流れなくなる。よつて、負荷Ｍ１
に、第２図Ｃに示すように、パルス出力電流Ipが
得られる。
また、このように制御線付ジヨセフソンゲート
回路Ｑ３が零電圧状態から有電圧状態に転移すれ
ば、いままで、負荷Ｍ１に流れていたバイアス電
流Ibが、インダクタＬを介して制御線付ジヨセフ
ソンゲート回路Ｑ２のバイアス電流線１に流れ
る。
回路Ｑ３が零電圧状態から有電圧状態に転移すれ
ば、いままで、負荷Ｍ１に流れていたバイアス電
流Ibが、インダクタＬを介して制御線付ジヨセフ
ソンゲート回路Ｑ２のバイアス電流線１に流れ
る。
しかしながら、このとき、制御線付ジヨセフソ
ンゲート回路Ｑ２の制御電流線２に、パルス入力
電流線６から、パルス入力電流Iiが供給されてい
る。一方、制御線付ジヨセフソンゲート回路Ｑ２
の制御電流線２′に、制御電流Icが供給されてい
る。このため、制御線付ジヨセフソンゲート回路
Ｑ２は零電圧状態を保つている。
ンゲート回路Ｑ２の制御電流線２に、パルス入力
電流線６から、パルス入力電流Iiが供給されてい
る。一方、制御線付ジヨセフソンゲート回路Ｑ２
の制御電流線２′に、制御電流Icが供給されてい
る。このため、制御線付ジヨセフソンゲート回路
Ｑ２は零電圧状態を保つている。
このような状態で、いままでパルス入力電流線
６に供給されていたパルス入力電流Iiがなくなれ
ば、制御線付ジヨセフソンゲート回路Ｑ２の制御
電流線２′には制御電流Icが供給されているが、
制御線付ジヨセフソンゲート回路Ｑ２の制御電流
線２には、なんら電流が供給されていないので、
制御線付ジヨセフソンゲート回路Ｑ２が零電圧状
態から有電圧状態に転移し、制御線付ジヨセフソ
ンゲート回路Ｑ２のバイアス電流線１の両端間に
有電圧状態が得られる。
６に供給されていたパルス入力電流Iiがなくなれ
ば、制御線付ジヨセフソンゲート回路Ｑ２の制御
電流線２′には制御電流Icが供給されているが、
制御線付ジヨセフソンゲート回路Ｑ２の制御電流
線２には、なんら電流が供給されていないので、
制御線付ジヨセフソンゲート回路Ｑ２が零電圧状
態から有電圧状態に転移し、制御線付ジヨセフソ
ンゲート回路Ｑ２のバイアス電流線１の両端間に
有電圧状態が得られる。
このため、いままで、制御線付ジヨセフソンゲ
ート回路Ｑ２のバイアス電流線１に流れていたバ
イアス電流Ibが、制御線付ジヨセフソンゲート回
路Ｑ１のバイアス電流線１に流れる。
ート回路Ｑ２のバイアス電流線１に流れていたバ
イアス電流Ibが、制御線付ジヨセフソンゲート回
路Ｑ１のバイアス電流線１に流れる。
このようにして、外部バイアス電流線５にバイ
アス電流Ibを供給したときと同じ状態に復帰す
る。
アス電流Ibを供給したときと同じ状態に復帰す
る。
上述したように、第１図に示す従来のジヨセフ
ソンパルス発生回路によれば、外部制御電流線７
に制御電流Icを供給している状態で、外部バイア
ス電流線５にバイアス電流Ibを供給し、次で、パ
ルス入力電流線６にパルス入力電流Iiを供給する
ことによつて、負荷Ｍ１にパルス入力電流Iiに比
し幅狭のパルス出力電流を得ることができる。
ソンパルス発生回路によれば、外部制御電流線７
に制御電流Icを供給している状態で、外部バイア
ス電流線５にバイアス電流Ibを供給し、次で、パ
ルス入力電流線６にパルス入力電流Iiを供給する
ことによつて、負荷Ｍ１にパルス入力電流Iiに比
し幅狭のパルス出力電流を得ることができる。
発明が解決しようとする問題点
しかしながら、第１図に示す従来のジヨセフソ
ンパルス発生回路の場合、バイアス電流Ibが負荷
Ｍ１に流れて後、制御線付ジヨセフソンゲート回
路Ｑ２が零電圧状態から有電圧状態に転移し、こ
れにもとずき、バイアス電流Ibが制御線付ジヨセ
フソンゲート回路Ｑ２のバイアス電流線１にイン
ダクタＬを介して流れるとき、制御線付ジヨセフ
ソンゲート回路Ｑ２の制御電流線２に、パルス入
力電流線６からのパスル入力電流Iiが供給されて
いることによつて、制御線付ジヨセフソンゲート
回路Ｑ２が零電圧状態から有電圧状態に転移する
ことで、上述した動作が正常に行なわれる。
ンパルス発生回路の場合、バイアス電流Ibが負荷
Ｍ１に流れて後、制御線付ジヨセフソンゲート回
路Ｑ２が零電圧状態から有電圧状態に転移し、こ
れにもとずき、バイアス電流Ibが制御線付ジヨセ
フソンゲート回路Ｑ２のバイアス電流線１にイン
ダクタＬを介して流れるとき、制御線付ジヨセフ
ソンゲート回路Ｑ２の制御電流線２に、パルス入
力電流線６からのパスル入力電流Iiが供給されて
いることによつて、制御線付ジヨセフソンゲート
回路Ｑ２が零電圧状態から有電圧状態に転移する
ことで、上述した動作が正常に行なわれる。
そして、この場合、パルス入力電流Iiは、予定
のレベルを有している必要がある。
のレベルを有している必要がある。
このため、第１図に示す従来のジヨセフソンパ
ルス発生回路の場合、パルス入力電流線６に供給
するパルス入力電流Iiが、第２図Ｂに示すよう
に、台形波の波形を有していなければならず、第
２図Ｃに示すような任意の波形を有している場合
は、上述した正常の動作が得られないおそれを有
する。という欠点を有していた。
ルス発生回路の場合、パルス入力電流線６に供給
するパルス入力電流Iiが、第２図Ｂに示すよう
に、台形波の波形を有していなければならず、第
２図Ｃに示すような任意の波形を有している場合
は、上述した正常の動作が得られないおそれを有
する。という欠点を有していた。
また、外部制御電流線７を設け、それに制御電
流Icを供給するようにしなければならないので、
ジヨセフソンパルス発生回路が全体として複雑に
なる、という欠点を有していた。
流Icを供給するようにしなければならないので、
ジヨセフソンパルス発生回路が全体として複雑に
なる、という欠点を有していた。
問題を解決するための手段
よつて、本発明は、上述した欠点のない、新規
なジヨセフソンパルス発生回路を提案せんとする
ものである。
なジヨセフソンパルス発生回路を提案せんとする
ものである。
本発明によるジヨセフソンパルス発生回路は、
第１図で上述した従来のジヨセフソンパルス発生
回路の場合と同様に、バイアス電流線に介挿され
且つ制御電流線が結合し、バイアス電流線の両端
間で零電圧状態または有電圧状態をとる第１及び
第２の制御線付ジヨセフソンゲート回路と、第１
のジヨセフソン接合素子、またはバイアス電流線
に介挿され且つ制御電流線が結合し、バイアス電
流線の両端間で零電圧状態または有電圧状態をと
る第３の制御線付ジヨセフソンゲート回路と、イ
ンダクタと、第１の負荷とを有する。
第１図で上述した従来のジヨセフソンパルス発生
回路の場合と同様に、バイアス電流線に介挿され
且つ制御電流線が結合し、バイアス電流線の両端
間で零電圧状態または有電圧状態をとる第１及び
第２の制御線付ジヨセフソンゲート回路と、第１
のジヨセフソン接合素子、またはバイアス電流線
に介挿され且つ制御電流線が結合し、バイアス電
流線の両端間で零電圧状態または有電圧状態をと
る第３の制御線付ジヨセフソンゲート回路と、イ
ンダクタと、第１の負荷とを有する。
そして、上記第１の制御線付ジヨセフソンゲー
ト回路のバイアス電流線が、第１の外部バイアス
電流線に介挿され、また、上記第１の制御線付ジ
ヨセフソンゲート回路のバイアス電流線の両端
が、上記インダクタを介して、上記第２の制御線
付ジヨセフソンゲート回路のバイアス電流線の両
端に接続され、さらに、上記第１の制御線付ジヨ
セフソンゲート回路のバイアス電流線の両端間
に、上記第１のジヨセフソン接合素子または上記
第３の制御線付ジヨセフソンゲート回路のバイア
ス電流線を介して、上記第１の負荷が接続され、
なおさらに、上記第１及び第２の制御線付ジヨセ
フソンゲート回路の制御電流線が、直列に接続さ
れて、パルス入力電流線に介挿されている、とい
う構成を有する。
ト回路のバイアス電流線が、第１の外部バイアス
電流線に介挿され、また、上記第１の制御線付ジ
ヨセフソンゲート回路のバイアス電流線の両端
が、上記インダクタを介して、上記第２の制御線
付ジヨセフソンゲート回路のバイアス電流線の両
端に接続され、さらに、上記第１の制御線付ジヨ
セフソンゲート回路のバイアス電流線の両端間
に、上記第１のジヨセフソン接合素子または上記
第３の制御線付ジヨセフソンゲート回路のバイア
ス電流線を介して、上記第１の負荷が接続され、
なおさらに、上記第１及び第２の制御線付ジヨセ
フソンゲート回路の制御電流線が、直列に接続さ
れて、パルス入力電流線に介挿されている、とい
う構成を有する。
しかしながら、本発明によるジヨセフソンパル
ス発生回路は、このような構成を有するジヨセフ
ソンパルス発生回路において、第２のジヨセフソ
ン接合素子、またはバイアス電流線に介挿され且
つ制御電流線が結合し、バイアス電流線の両端間
で零電圧状態または有電圧状態をとる第４の制御
線付ジヨセフソンゲート回路と、第２の負荷とを
有し、そして、上記第１の制御線付ジヨセフソン
ゲート回路のバイアス電流線の両端間に、上記第
２のジヨセフソン接合素子または上記第４の制御
線付ジヨセフソンゲート回路のバイアス電流線
と、上記インダクタとを介して、上記第２の負荷
が接続されている、という構成を有する。
ス発生回路は、このような構成を有するジヨセフ
ソンパルス発生回路において、第２のジヨセフソ
ン接合素子、またはバイアス電流線に介挿され且
つ制御電流線が結合し、バイアス電流線の両端間
で零電圧状態または有電圧状態をとる第４の制御
線付ジヨセフソンゲート回路と、第２の負荷とを
有し、そして、上記第１の制御線付ジヨセフソン
ゲート回路のバイアス電流線の両端間に、上記第
２のジヨセフソン接合素子または上記第４の制御
線付ジヨセフソンゲート回路のバイアス電流線
と、上記インダクタとを介して、上記第２の負荷
が接続されている、という構成を有する。
作 用
このような本発明によるジヨセフソンパルス発
生回路によれば、第１図で上述した従来のジヨセ
フソンパルス発生回路の場合と同様に、第１の外
部バイアス電流線にバイアス電流を供給した状態
で、パルス入力電流線にパルス入力電流を供給す
ることによつて、それに比し幅狭のパルス出力電
流が第１及び第２の負荷で得られる。
生回路によれば、第１図で上述した従来のジヨセ
フソンパルス発生回路の場合と同様に、第１の外
部バイアス電流線にバイアス電流を供給した状態
で、パルス入力電流線にパルス入力電流を供給す
ることによつて、それに比し幅狭のパルス出力電
流が第１及び第２の負荷で得られる。
しかしながら、本発明によるジヨセフソンパル
ス発生回路の場合、パルス入力電流線に供給され
るパルス入力電流が台形波を有していなくても、
任意波形を有している場合でも、正常の動作が得
られて、パルス出力電流が得られる。
ス発生回路の場合、パルス入力電流線に供給され
るパルス入力電流が台形波を有していなくても、
任意波形を有している場合でも、正常の動作が得
られて、パルス出力電流が得られる。
また、この場合、第１図で上述した従来のジヨ
セフソンパルス発生回路の場合のように、外部制
御電流線を設け、それに制御電流を供給しておく
必要がない。
セフソンパルス発生回路の場合のように、外部制
御電流線を設け、それに制御電流を供給しておく
必要がない。
本発明の効果
よつて、本発明によるジヨセフソンパルス発生
回路によれば、任意の波形を有するパルス入力電
流であつても、それに比し幅狭のパルス出力電流
を、簡易な構成で、得ることができる、という効
果を有する。
回路によれば、任意の波形を有するパルス入力電
流であつても、それに比し幅狭のパルス出力電流
を、簡易な構成で、得ることができる、という効
果を有する。
実施例 １
第３図は、本発明によるジヨセフソンパルス発
生回路の第１の実施例を示す。
生回路の第１の実施例を示す。
第３図において、第１図との対応部分には同一
符号を付して詳細説明を省略する。
符号を付して詳細説明を省略する。
第３図に示す本発明によるジヨセフソンパルス
発生回路は、次の事項を除いて、第１図で上述し
た従来のジヨセフソンパルス発生回路と同様の構
成を有する。
発生回路は、次の事項を除いて、第１図で上述し
た従来のジヨセフソンパルス発生回路と同様の構
成を有する。
すなわち、制御線付ジヨセフソンゲート回路Ｑ
２において、その制御電流線２′が省略され、ま
た、これに応じて、外部制御電流線７が省略され
ている。
２において、その制御電流線２′が省略され、ま
た、これに応じて、外部制御電流線７が省略され
ている。
また、制御線付ジヨセフソンゲート回路Ｑ５
が、制御電流線２の外、他の制御電流線２′を有
している。
が、制御電流線２の外、他の制御電流線２′を有
している。
さらに、ジヨセフソン接合素子、またはバイア
ス電流線１に介挿され且つ制御電流線２が結合
し、バイアス電流線１の両端間で零電圧状態また
は有電圧状態をとる、制御線付ジヨセフソンゲー
ト回路Ｑ３と同様の制御線付ジヨセフソンゲート
回路Ｑ４、またはジヨセフソン接合素子を有す
る。なお、以下制御線付ジヨセフソンゲート回路
Ｑ４を有するものとする。
ス電流線１に介挿され且つ制御電流線２が結合
し、バイアス電流線１の両端間で零電圧状態また
は有電圧状態をとる、制御線付ジヨセフソンゲー
ト回路Ｑ３と同様の制御線付ジヨセフソンゲート
回路Ｑ４、またはジヨセフソン接合素子を有す
る。なお、以下制御線付ジヨセフソンゲート回路
Ｑ４を有するものとする。
なおさらに、負荷Ｍ２を有する。
この負荷Ｍ２は、制御線付ジヨセフソンゲート
回路Ｑ５の制御電流線２′と、抵抗Ｒ２との直列
回路でなる。
回路Ｑ５の制御電流線２′と、抵抗Ｒ２との直列
回路でなる。
しかして、制御線付ジヨセフソンゲート回路Ｑ
１のバイアス電流線１の両端間に、制御線付ジヨ
セフソンゲート回路Ｑ４のバイアス電流線１と、
インダクタＬとを介して、負荷Ｍ２が接続されて
いる。
１のバイアス電流線１の両端間に、制御線付ジヨ
セフソンゲート回路Ｑ４のバイアス電流線１と、
インダクタＬとを介して、負荷Ｍ２が接続されて
いる。
また、制御線付ジヨセフソンゲート回路Ｑ４の
制御電流線２が、外部制御電流線９に介挿されて
いる。
制御電流線２が、外部制御電流線９に介挿されて
いる。
以上が、本発明によるジヨセフソンパルス発生
回路の第１の実施例の構成である。
回路の第１の実施例の構成である。
このような構成を有する本発明によるジヨセフ
ソンパルス発生回路によれば、次に述べる動作が
得られる。
ソンパルス発生回路によれば、次に述べる動作が
得られる。
すなわち、外部制御電流線８及び９に、制御電
流Irを供給し、よつて、制御線付ジヨセフソンゲ
ート回路Ｑ３及びＱ４の制御電流線２に制御電流
Irを供給している状態で、外部バイアス電流線５
に、第４図Ａに示すように、バイアス電流Ibを供
給する。
流Irを供給し、よつて、制御線付ジヨセフソンゲ
ート回路Ｑ３及びＱ４の制御電流線２に制御電流
Irを供給している状態で、外部バイアス電流線５
に、第４図Ａに示すように、バイアス電流Ibを供
給する。
しかるときは、制御線付ジヨセフソンゲート回
路Ｑ２及びＱ４のバイアス電流線１を含む電流路
にインダクタＬが介挿され、また、制御線付ジヨ
セフソンゲート回路Ｑ３のバイアス電流線１を含
む電流路には負荷Ｍ１が介挿されているので、バ
イアス電流Ibがほとんど制御線付ジヨセフソンゲ
ート回路Ｑ１のバイアス電流線１に流れる。
路Ｑ２及びＱ４のバイアス電流線１を含む電流路
にインダクタＬが介挿され、また、制御線付ジヨ
セフソンゲート回路Ｑ３のバイアス電流線１を含
む電流路には負荷Ｍ１が介挿されているので、バ
イアス電流Ibがほとんど制御線付ジヨセフソンゲ
ート回路Ｑ１のバイアス電流線１に流れる。
このような状態で、パルス入力電流線６に、第
４図Ｂに示すように、時点ｔ１，ｔ２…でのパル
ス電流でなるパルス入力電流Iiを供給する。
４図Ｂに示すように、時点ｔ１，ｔ２…でのパル
ス電流でなるパルス入力電流Iiを供給する。
しかるときは、そのパルス入力電流Iiが、制御
線付ジヨセフソンゲート回路Ｑ１の制御電流線２
に流れ、このため、制御線付ジヨセフソンゲート
回路Ｑ１のバイアス電流線１の両端間に有電圧状
態が得られる。
線付ジヨセフソンゲート回路Ｑ１の制御電流線２
に流れ、このため、制御線付ジヨセフソンゲート
回路Ｑ１のバイアス電流線１の両端間に有電圧状
態が得られる。
このように、制御線付ジヨセフソンゲート回路
Ｑ１のバイアス電流線１の両端間に有電圧状態が
得られれば、制御線付ジヨセフソンゲート回路Ｑ
２及びＱ４のバイアス電流線１を含む電流路にイ
ンダクタＬが介挿されているので、バイアス電流
Ibが、制御線付ジヨセフソンゲート回路Ｑ３のバ
イアス電流線１を通つて負荷Ｍ１に流れる。
Ｑ１のバイアス電流線１の両端間に有電圧状態が
得られれば、制御線付ジヨセフソンゲート回路Ｑ
２及びＱ４のバイアス電流線１を含む電流路にイ
ンダクタＬが介挿されているので、バイアス電流
Ibが、制御線付ジヨセフソンゲート回路Ｑ３のバ
イアス電流線１を通つて負荷Ｍ１に流れる。
このため、制御線付ジヨセフソンゲート回路Ｑ
３が零電圧状態から有電圧状態に転移し、いまま
で、負荷Ｍ１に流れていた電流が流れなくなる。
３が零電圧状態から有電圧状態に転移し、いまま
で、負荷Ｍ１に流れていた電流が流れなくなる。
よつて、負荷Ｍ１に、第４図Ｃに示すように、
パルス出力電流Ipが、パルス入力電流Iiの時点ｔ
１でのパルス電流にもとずき得られる。
パルス出力電流Ipが、パルス入力電流Iiの時点ｔ
１でのパルス電流にもとずき得られる。
また、このように制御線付ジヨセフソンゲート
回路Ｑ３が零電圧状態から有電圧状態に転移すれ
ば、いままで、負荷Ｍ１に流れていたバイアス電
流Ibが、インダクタＬを介して制御線付ジヨセフ
ソンゲート回路Ｑ２のバイアス電流線１に流れ
る。
回路Ｑ３が零電圧状態から有電圧状態に転移すれ
ば、いままで、負荷Ｍ１に流れていたバイアス電
流Ibが、インダクタＬを介して制御線付ジヨセフ
ソンゲート回路Ｑ２のバイアス電流線１に流れ
る。
この場合、制御線付ジヨセフソンゲート回路Ｑ
４のバイアス電流線１を含む電流路には、負荷Ｍ
２が介挿されているので、バイアス電流Ibは、制
御線付ジヨセフソンゲート回路Ｑ４のバイアス電
流線１に流れない。
４のバイアス電流線１を含む電流路には、負荷Ｍ
２が介挿されているので、バイアス電流Ibは、制
御線付ジヨセフソンゲート回路Ｑ４のバイアス電
流線１に流れない。
また、このようにして制御線付ジヨセフソンゲ
ート回路Ｑ２のバイアス電流線１に流れるバイア
ス電流Ibは、インダクタンスＬのため、パルス出
力電流Ipが得られなくなる時点よりも遅れて流れ
るので、そのバイアス電流Ibが制御線付ジヨセフ
ソンゲート回路Ｑ２のバイアス電流線１に流れる
前に、パルス入力電流Iiの時点ｔ１でのパルス電
流は、得られなくなつている。従つて、制御線付
ジヨセフソンゲート回路Ｑ２は零電圧状態を保
ち、そのバイアス電流線１に外部バイアス電流線
５を通じてバイアス電流Ibを流している。
ート回路Ｑ２のバイアス電流線１に流れるバイア
ス電流Ibは、インダクタンスＬのため、パルス出
力電流Ipが得られなくなる時点よりも遅れて流れ
るので、そのバイアス電流Ibが制御線付ジヨセフ
ソンゲート回路Ｑ２のバイアス電流線１に流れる
前に、パルス入力電流Iiの時点ｔ１でのパルス電
流は、得られなくなつている。従つて、制御線付
ジヨセフソンゲート回路Ｑ２は零電圧状態を保
ち、そのバイアス電流線１に外部バイアス電流線
５を通じてバイアス電流Ibを流している。
さらに、パルス出力電流Ipが得られなくなつて
後、時点ｔ１でのパルス入力電流Iiが得られなく
なつていない期間において、制御線付ジヨセフソ
ンゲート回路Ｑ１の制御電流線２にパルス入力電
流Iiにもとずく電流が流れても、制御線付ジヨセ
フソンゲート回路Ｑ１は、それがすでに有電圧状
態になつているので、有電圧状態を保つている。
後、時点ｔ１でのパルス入力電流Iiが得られなく
なつていない期間において、制御線付ジヨセフソ
ンゲート回路Ｑ１の制御電流線２にパルス入力電
流Iiにもとずく電流が流れても、制御線付ジヨセ
フソンゲート回路Ｑ１は、それがすでに有電圧状
態になつているので、有電圧状態を保つている。
しかしながら、上述したように、パルス入力電
流Iiが得られなくなれば、制御線付ジヨセフソン
ゲート回路Ｑ１が有電圧状態から零電圧状態に復
帰する。
流Iiが得られなくなれば、制御線付ジヨセフソン
ゲート回路Ｑ１が有電圧状態から零電圧状態に復
帰する。
このため、制御線付ジヨセフソンゲート回路Ｑ
１のバイアス電流線１にも外部バイアス電流線５
を通じてバイアス電流Ibが流れる。
１のバイアス電流線１にも外部バイアス電流線５
を通じてバイアス電流Ibが流れる。
しかしながら、この場合、制御線付ジヨセフソ
ンゲート回路Ｑ１及びＱ２のバイアス電流線１と
インダクタＬとを含む超伝導ループが形成されて
いるので、その超伝導ループに、制御線付ジヨセ
フソンゲート回路Ｑ２のバイアス電流線１に流れ
たバイアス電流Ibが、周回電流として、制御線付
ジヨセフソンゲート回路Ｑ１のバイアス電流線１
上でみて、外部バイアス電流線５を通じて流れる
バイアス電流Ibとは逆向きに流れる。
ンゲート回路Ｑ１及びＱ２のバイアス電流線１と
インダクタＬとを含む超伝導ループが形成されて
いるので、その超伝導ループに、制御線付ジヨセ
フソンゲート回路Ｑ２のバイアス電流線１に流れ
たバイアス電流Ibが、周回電流として、制御線付
ジヨセフソンゲート回路Ｑ１のバイアス電流線１
上でみて、外部バイアス電流線５を通じて流れる
バイアス電流Ibとは逆向きに流れる。
従つて、外部バイアス電流線５からのバイアス
電流Ibは、制御線付ジヨセフソンゲート回路Ｑ１
のバイアス電流線１には、見掛上流れず、よつ
て、制御線付ジヨセフソンゲート回路Ｑ２のバイ
アス電流線１に、外部バイアス電流線５に供給さ
れるバイアス電流Ibのほとんど全てが流れている
ことになる。
電流Ibは、制御線付ジヨセフソンゲート回路Ｑ１
のバイアス電流線１には、見掛上流れず、よつ
て、制御線付ジヨセフソンゲート回路Ｑ２のバイ
アス電流線１に、外部バイアス電流線５に供給さ
れるバイアス電流Ibのほとんど全てが流れている
ことになる。
このような状態で、パルス入力電流線６に、パ
ルス入力電流Iiの次のパルス電流が時点ｔ２から
得られれば、それが制御線付ジヨセフソンゲート
回路Ｑ２の制御電流線２に供給されるので、制御
線付ジヨセフソンゲート回路Ｑ２が零電圧状態か
ら有電圧状態に転移する。
ルス入力電流Iiの次のパルス電流が時点ｔ２から
得られれば、それが制御線付ジヨセフソンゲート
回路Ｑ２の制御電流線２に供給されるので、制御
線付ジヨセフソンゲート回路Ｑ２が零電圧状態か
ら有電圧状態に転移する。
このように制御線付ジヨセフソンゲート回路Ｑ
２が零電圧状態から有電圧状態に転移すれば、い
ままで、制御線付ジヨセフソンゲート回路Ｑ２の
バイアス電流線１に流れていたバイアス電流Ib
が、制御線付ジヨセフソンゲート回路Ｑ４のバイ
アス電流線１を通じて負荷Ｍ２に流れる。
２が零電圧状態から有電圧状態に転移すれば、い
ままで、制御線付ジヨセフソンゲート回路Ｑ２の
バイアス電流線１に流れていたバイアス電流Ib
が、制御線付ジヨセフソンゲート回路Ｑ４のバイ
アス電流線１を通じて負荷Ｍ２に流れる。
このため、制御線付ジヨセフソンゲート回路Ｑ
４が零電圧状態から有電圧状態に転移し、いまま
で、負荷Ｍ２に流れていたバイアス電流Ibが流れ
なくなる。
４が零電圧状態から有電圧状態に転移し、いまま
で、負荷Ｍ２に流れていたバイアス電流Ibが流れ
なくなる。
よつて、負荷Ｍ２に、第４図Ｄに示すように、
パルス出力電流Ip′が得られる。
パルス出力電流Ip′が得られる。
また、このように制御線付ジヨセフソンゲート
回路Ｑ４が零電圧状態から有電圧状態に転移すれ
ば、このとき、制御線付ジヨセフソンゲート回路
Ｑ２が有電圧状態に復帰しているので、上述した
周回電流が流れなくなり、よつて、いままで、負
荷Ｍ２に流れていたバイアス電流Ibが、制御線付
ジヨセフソンゲート回路Ｑ１のバイアス電流線１
に流れることになる。
回路Ｑ４が零電圧状態から有電圧状態に転移すれ
ば、このとき、制御線付ジヨセフソンゲート回路
Ｑ２が有電圧状態に復帰しているので、上述した
周回電流が流れなくなり、よつて、いままで、負
荷Ｍ２に流れていたバイアス電流Ibが、制御線付
ジヨセフソンゲート回路Ｑ１のバイアス電流線１
に流れることになる。
以上のようにして、全ての制御線付ジヨセフソ
ンゲート回路Ｑ１〜Ｑ５が、外部バイアス電流線
５にバイアス電流Ibを供給したときと同じ状態に
復帰する。
ンゲート回路Ｑ１〜Ｑ５が、外部バイアス電流線
５にバイアス電流Ibを供給したときと同じ状態に
復帰する。
上述したように、第３図に示す本発明によるジ
ヨセフソンパルス発生回路によれば、外部バイア
ス電流線５にバイアス電流Ibを供給し、次で、パ
ルス入力電流線６にパルス入力電流Iiを順次供給
することによつて、負荷Ｍ１に、第１、第３…番
目のパルス入力電流Iiにもとずくそれらに比し幅
狭のパルス出力電流Ipを順次得ることができ、ま
た、負荷Ｍ２に、第２、第４…番目のパルス入力
電流Iiにもとずくそれらに比し幅狭のパルス出力
電流Ip′を順次得ることができる。
ヨセフソンパルス発生回路によれば、外部バイア
ス電流線５にバイアス電流Ibを供給し、次で、パ
ルス入力電流線６にパルス入力電流Iiを順次供給
することによつて、負荷Ｍ１に、第１、第３…番
目のパルス入力電流Iiにもとずくそれらに比し幅
狭のパルス出力電流Ipを順次得ることができ、ま
た、負荷Ｍ２に、第２、第４…番目のパルス入力
電流Iiにもとずくそれらに比し幅狭のパルス出力
電流Ip′を順次得ることができる。
したがつて、第３図に示す本発明によるジヨセ
フソンパルス発生回路によれば、第１図で上述し
たと同様に、パルス入力電流Iiにもとづき、それ
に比し幅狭のパルス出力電流Ip及びIp′を発生させ
ることができる。
フソンパルス発生回路によれば、第１図で上述し
たと同様に、パルス入力電流Iiにもとづき、それ
に比し幅狭のパルス出力電流Ip及びIp′を発生させ
ることができる。
しかしながら、この場合、パルス入力電流Iiが
台形波でなくても、任意の波形を有している場合
でも、正常の動作が得られる。
台形波でなくても、任意の波形を有している場合
でも、正常の動作が得られる。
なお、この場合、制御線付ジヨセフソンゲート
回路Ｑ５は、寄数番目のパルス入力電流Iiにもと
ずくパルス出力電流Ipによつても、また、奇数番
目のパルス入力電流Iiにもとずくパルス出力電流
Ip′によつても、零電圧状態から有電圧状態に転
移する動作を行う。
回路Ｑ５は、寄数番目のパルス入力電流Iiにもと
ずくパルス出力電流Ipによつても、また、奇数番
目のパルス入力電流Iiにもとずくパルス出力電流
Ip′によつても、零電圧状態から有電圧状態に転
移する動作を行う。
実施例 ２
第５図は、本発明の第２の実施例を示す。
第５図において、第３図との対応部分には同一
符号を付して詳細説明を省略する。
符号を付して詳細説明を省略する。
第５図に示す本発明によるジヨセフソンパルス
発生回路は、次の事項を除いて、第３図で上述し
た本発明によるジヨセフソンパルス発生回路と同
様の構成を有する。
発生回路は、次の事項を除いて、第３図で上述し
た本発明によるジヨセフソンパルス発生回路と同
様の構成を有する。
すなわち、制御線付ジヨセフソンゲート回路Ｑ
５において、その抵抗Ｒ２とともに負荷Ｍ２を構
成している制御電流線２′が、省略され、これに
応じて、負荷Ｍ２が抵抗Ｒ２だけで構成されてい
る。以上が、本発明によるジヨセフソンパルス発
生回路に第２の実施例の構成である。
５において、その抵抗Ｒ２とともに負荷Ｍ２を構
成している制御電流線２′が、省略され、これに
応じて、負荷Ｍ２が抵抗Ｒ２だけで構成されてい
る。以上が、本発明によるジヨセフソンパルス発
生回路に第２の実施例の構成である。
このような構成を有する本発明によるジヨセフ
ソンパルス発生回路によれば、それが上述した事
項を除いて、第３図で上述した本発明によるジヨ
セフソンパルス発生回路の構成と同様であるの
で、詳細説明は省略するが、第３図で上述した本
発明によるジヨセフソンパルス発生回路と同様の
作用、効果が得られる。ただし、この場合、制御
線付ジヨセフソンゲート回路Ｑ５には、奇数番目
のパルス入力電流Iiにもとずき得られるパルス出
力電流Ioのみによつて零電圧状態から有電圧状態
に転移する動作を行う。
ソンパルス発生回路によれば、それが上述した事
項を除いて、第３図で上述した本発明によるジヨ
セフソンパルス発生回路の構成と同様であるの
で、詳細説明は省略するが、第３図で上述した本
発明によるジヨセフソンパルス発生回路と同様の
作用、効果が得られる。ただし、この場合、制御
線付ジヨセフソンゲート回路Ｑ５には、奇数番目
のパルス入力電流Iiにもとずき得られるパルス出
力電流Ioのみによつて零電圧状態から有電圧状態
に転移する動作を行う。
第１図は、従来のジヨセフソンパルス発生回路
を示す接続図である。第２図は、その動作の説明
に供する波形図である。第３図は、本発明による
ジヨセフソンパルス発生回路の第１の実施例を示
す接続図である。第４図は、その動作の説明に供
する波形図である。第５図は、本発明によるジヨ
セフソンパルス発生回路の第２の実施例を示す接
続図である。 １……バイアス電流線、２，２……制御電流
線、５……外部バイアス電流線、６……パルス入
力電流線、７……外部制御電流線、Ｑ１〜Ｑ５…
…制御線付ジヨセフソンゲート回路、Ｒ１，Ｒ２
……抵抗、Ｍ１……負荷、Ｌ……インダクタ。
を示す接続図である。第２図は、その動作の説明
に供する波形図である。第３図は、本発明による
ジヨセフソンパルス発生回路の第１の実施例を示
す接続図である。第４図は、その動作の説明に供
する波形図である。第５図は、本発明によるジヨ
セフソンパルス発生回路の第２の実施例を示す接
続図である。 １……バイアス電流線、２，２……制御電流
線、５……外部バイアス電流線、６……パルス入
力電流線、７……外部制御電流線、Ｑ１〜Ｑ５…
…制御線付ジヨセフソンゲート回路、Ｒ１，Ｒ２
……抵抗、Ｍ１……負荷、Ｌ……インダクタ。
Claims (1)
- 【特許請求の範囲】 １ バイアス電流線に介挿され且つ制御電流線が
結合し、バイアス電流線の両端間で零電圧状態ま
たは有電圧状態をとる第１及び第２の制御線付ジ
ヨセフソンゲート回路と、 第１のジヨセフソン接合素子、またはバイアス
電流線に介挿され且つ制御電流線が結合し、バイ
アス電流線の両端間で零電圧状態または有電圧状
態をとる第３の制御線付ジヨセフソンゲート回路
と、 インダクタと、 第１の負荷とを有し、 上記第１の制御線付ジヨセフソンゲート回路の
バイアス電流線が、第１の外部バイアス電流線に
介挿され、 上記第１の制御線付ジヨセフソンゲート回路の
バイアス電流線の両端が、上記インダクタを介し
て、上記第２の制御線付ジヨセフソンゲート回路
のバイアス電流線の両端に接続され、 上記第１の制御線付ジヨセフソンゲート回路の
バイアス電流線の両端間に、上記第１のジヨセフ
ソン接合素子または上記第３の制御線付ジヨセフ
ソンゲート回路のバイアス電流線を介して、上記
第１の負荷が接続され、 上記第１及び第２の制御線付ジヨセフソンゲー
ト回路の制御電流線が、直列に接続されて、パル
ス入力電流線に介挿されているジヨセフソンパル
ス発生回路において、 第２のジヨセフソン接合素子、またはバイアス
電流線に介挿され且つ制御電流線が結合し、バイ
アス電流線の両端間で零電圧状態または有電圧状
態をとる第４の制御線付ジヨセフソンゲート回路
と、 第２の負荷とを有し、 上記第１の制御線付ジヨセフソンゲート回路の
バイアス電流線の両端間に、上記第２のジヨセフ
ソン接合素子または上記第４の制御線付ジヨセフ
ソンゲート回路のバイアス電流線と、上記インダ
クタとを介して、上記第２の負荷が接続されてい
ることを特徴とするジヨセフソンパルス発生回
路。 ２ 特許請求の範囲第１項記載のジヨセフソンパ
ルス発生回路において、 バイアス電流線に介挿され且つ２つの制御電流
線が結合し、バイアス電流線の両端間で零電圧状
態または有電圧状態をとる第５の制御線付ジヨセ
フソンゲート回路を有し、 上記第５の制御線付ジヨセフソンゲート回路の
バイアス電流線が、第２の外部バイアス電流線に
介挿され、 上記第１の負荷が、上記第５の制御線付ジヨセ
フソンゲート回路の２つの制御電流線の一方と、
第１の抵抗との直列回路でなり、 上記第２の負荷が、上記第５の制御線付ジヨセ
フソンゲート回路の２つの制御電流線の他方と、
第２の抵抗との直列回路でなることを特徴とする
ジヨセフソンパルス発生回路。 ３ 特許請求の範囲第１項記載のジヨセフソンパ
ルス発生回路において、 バイアス電流線に介挿され且つ制御電流線が結
合し、バイアス電流線の両端間で零電圧状態また
は有電圧状態をとる第５の制御線付ジヨセフソン
ゲート回路を有し、 上記第５の制御線付ジヨセフソンゲート回路の
バイアス電流線が、第２の外部バイアス電流線に
介挿され、 上記第１の負荷が、上記第５の制御線付ジヨセ
フソンゲート回路の制御電流線と、第１の抵抗と
の直列回路でなり、 上記第２の負荷が、第２の抵抗でなることを特
徴とするジヨセフソンパルス発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19037384A JPS6167317A (ja) | 1984-09-11 | 1984-09-11 | ジヨセフソンパルス発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19037384A JPS6167317A (ja) | 1984-09-11 | 1984-09-11 | ジヨセフソンパルス発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6167317A JPS6167317A (ja) | 1986-04-07 |
| JPS648492B2 true JPS648492B2 (ja) | 1989-02-14 |
Family
ID=16257095
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19037384A Granted JPS6167317A (ja) | 1984-09-11 | 1984-09-11 | ジヨセフソンパルス発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6167317A (ja) |
-
1984
- 1984-09-11 JP JP19037384A patent/JPS6167317A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6167317A (ja) | 1986-04-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6310488B1 (en) | Superconductive single flux quantum logic circuit | |
| JPS648492B2 (ja) | ||
| JP2675090B2 (ja) | 超伝導回路用電源のレギュレータ装置 | |
| JPS5866419A (ja) | 超電導回路 | |
| JP2542555B2 (ja) | パルス発生器 | |
| JPS59167124A (ja) | 超電導排他論理和回路 | |
| JPH0218619B2 (ja) | ||
| JPH0157535B2 (ja) | ||
| JP3459867B2 (ja) | ジョセフソンラッチ回路 | |
| JPH0136199B2 (ja) | ||
| JPS6143826A (ja) | ジョセフソン接合を用いたセルフリセット超伝導ル−プ回路 | |
| JPS61129921A (ja) | 超伝導電源回路 | |
| JPS6367773B2 (ja) | ||
| JPH01125115A (ja) | 超電導回路 | |
| JPS6038927A (ja) | 超伝導論理回路 | |
| JPH012416A (ja) | 超伝導論理ゲ−ト回路 | |
| JPS603795B2 (ja) | ジヨゼフソン接合への磁界バイアス方式 | |
| JPH0563968B2 (ja) | ||
| JPH0515085B2 (ja) | ||
| JPS6359609B2 (ja) | ||
| JPS59183530A (ja) | 超伝導ゲ−ト回路 | |
| JPS58103224A (ja) | 超伝導タイミング信号形成回路 | |
| JPS6240794B2 (ja) | ||
| JPH0120516B2 (ja) | ||
| JPH0460373B2 (ja) |