PL157889B1 - Uklad zmiany adresu obslugi przerwania niemaskowalnego dla mikroprocesora osmiobitowego PL PL PL - Google Patents

Abstract

skowalnego dla mikroprocesora osm iobitow ego, stano- wiacy dodatkowy uklad w spólpracujacy z szyna adre- sowa, danych i sterujaca m ikrokom putera oraz z szyna danych pamieci operacyjnej, znamienny tym, ze sklada sie z bloku wykrywania cyklu pobrania rozkazu (B W C P R ), bloku generowania kodu rozkazu (B G K R ) i bloku blo- kowania pamieci operacyjnej (B B P ), przy czym kolejne wejscia (IA O ) do (IA15) bloku wykrywania cyklu pobra- nia rozkazu (BW C PR) polaczone sa kolejno z liniami adresowymi, odpowiednio (AO) do (A15) szyny adreso- wej, a wejscie (IM 1) tego bloku polaczone jest z linia stanu cyklu pobrania rozkazu (-M 1) m ikroprocesora, zas wyjscie (R ESTA R T) tego bloku jest polaczone jednoczes- nie z wejsciem blokowania (IB P ) bloku blokowania pamieci operacyjnej (B B P ) oraz z wejsciem bloku gene- rowania kodu rozkazu (B G K R ), natom iast wyjscia (O D 3) do (O D 5) bloku generowania kodu rozkazu (B G K R ) sa polaczone z liniami odpowiednio (D 3) do (D 5) szyny danych (D B ), której linie (D 0) do (D 7) sa polaczone odpowiednio do wyjsc (O P 0) do (O P 7) bloku blokow ania pamieci operacyjnej (B B P ), którego wejscia (IP 0) do (I P7) sa polaczone odpowiednio z liniami danych (D P0) do (D P7) pamieci operacyjnej. PL PL PL

Description

RZECZPOSPOLITA

POLSKA

Rzeczypospolitej Polskiej

Numer zgłoszenia: 269087

Data zgłoszenia: 27.11.1987

OPIS PATENTOWY® PL® 157889 @ BI

Ć®) IntCl⁵:

G06F 12/02 G11C 8/00

CZYTEL1U

OGÓLNA

Układ zmiany adresu obsługi przerwania niemaskowalnego dla mikroprocesora ośmiobitowego

Zgłoszenie ogłoszono:

30.05.1989 BUP 11/89

Uprawniony z patentu: Politechnika Poznańska, Poznań, PL

Twórca wynalazku:

Bronisław Bilewski, Poznań, PL

O udzieleniu patentu ogłoszono: 31.07.1992 WUP 07/92

PL 157889 BI

Układ zmiany adresu obsługi przerwania niemaskowalnego dla mikroprocesora ośmiobitowego, stanowiący dodatkowy układ współpracujący z szyną adresową, danych i sterującą mikrokomputera oraz z szyną danych pamięci operacyjnej, znamienny tym, że składa się z bloku wykrywania cyklu pobrania rozkazu (BWCPR), bloku generowania kodu rozkazu (BGKR) i bloku blokowania pamięci operacyjnej (BBP), przy czym kolejne wejścia (IAO) do (1A15) bloku wykrywania cyklu pobrania rozkazu (BWCPR) połączone są kolejno z liniami adresowymi, odpowiednio (AO) do (A15) szyny adresowej, a wejście (IM1) tego bloku połączone jest z linią stanu cyklu pobrania rozkazu (-M1) mikroprocesora, zaś wyjście (RESTART) tego bloku jest połączone jednocześnie z wejściem blokowania (IBP) bloku blokowania pamięci operacyjnej (BBP) oraz z wejściem bloku generowania kodu rozkazu (BGKR), natomiast wyjścia (OD3) do (OD5) bloku generowania kodu rozkazu (BGKR) są połączone z liniami odpowiednio (D3) do (D5) szyny danych (DB), której linie (DO) do (D7) są połączone odpowiednio do wyjść (OPO) do (OP7) bloku blokowania pamięci operacyjnej (BBP), którego wejścia (IPO) do (IP7) są połączone odpowiednio z liniami danych (DPO) do (DP7) pamięci operacyjnej.

UKŁAD ZMIANY ADRESU OBSŁUGI PRZERWANIA NIEMASKOWALNEGO DLA MIKROPROCESORA OŚMIOBITCWEGO

Claims (1)

1. Zastrzeżenie patentowe

   Układ zmiany adresu obsługi przerwania niemaskowalnegt dla mikroprocesora ośmiobitowegt, stanowiący dodatkcwy układ współpracujący z szyną adresową, danych i sterującą mikrtktmppUera traz z szyną danych pamięci tperacyjnej, znamienny tym, że składa się z bloku wykrywania cyklu pobrania rczkazu /BrCPR/, bloku generowania ktdu rozkazu /BGKR/ i bloku blokowania pamięci tperacyjnej /BBP/, przy czym kolejne wejścia /IAO/ do /IA15/ bloku wykrywania cyklu pobrania rozkazu /BWCPR/ połączone są kolejno z liniami adresowymi, odpowiednio /AO/ do /A15/ szyny adresowej, a wejście /M1/ tego bloku połączone jest z linią stanu cyklu pobrania rozkazu /-Ml/ milu-oprocesora, zaś wyjście /RESTART/ tego bloku jest połączone Jednocześnie z wejściem blokowania /IBP/ bloku blokowania pamięci operacyjnej /B3P/ traz z wejściem bloku generowania kodu rozkazu /BGIK^R, natomiast wyjścia /003/ do /0D5/ bloku generowania kodu rozkazu /BGKR/ są połączone z liniami odpowiednio Z>3/ do /D5/ szyny danych /03/, której linie /00/ dt /D7l są połączone odpowiednio dt wyjść /GPOi do /0P7/ bltku blokowania pamięci operacyjnej /BBP/, którego wejścia /IPO/ do /IP7/ są połączone odpowiednio z liniami danych /DPO/ do /DP7/ pamięci operacyjnej.

   Przedmiotem wymalazku jest układ zmiany adresu obsługi przerwania niemaskowalnegt mikroprocesora ośmiobitowego, w szczególności mikroprocesora Z80 lub Jegt tdpcwwednika, znajdujący zastoscwanie, zwłaszcza w układach mikrokomputerów z mikroprocesorem Z80, w których komórka pamięci o adresie 66H jest wykorzystywana do przechowywania danych, a nie program.

   Mikroprocesor ośmiobitcwy, zwłaszcza Z80, posiada wejście zgłoszenia przerwania niemaskowwlnego. Pt zgłoszeniu tego przerwania mik-oprocesor automatycznie przechodzi dt realizacji programu rozpoczynającego się w komórce pamięci operacyjnej o adresie 56H. W znanych systemach mikrokomputerowych opartych na rmkroprocestrze Z80, w których Jest wykorzystywane przerwanie nie maskota lne, ktmóóki pamęci o adresach 66H, 67H i 68H zawierają początek programu obsługi przerwania lub rozkaz skoku dt tego programu. Z kolei w mikrokomputerach z mikroprocesorem Z80, pracujących pod kontrolą systemu operacyjnego CP/M, obszar pamięci obejmujący komórkę o adresie 66H Jest przeznaczony dt przechtwywania danych. Z tego względu w komórce o adresie 66H nie można umieścić rozkazu wymaganego dla poprawnej obsługi przerwania niemaskowalnego. Dlatego też w trmwóanych mi.krtktmppterach zawiera jących mikroprocesor ośmiobitowy, zwłaszcza Z80 i pracujących pod kontrolą systemu operacyjnego CF/M przerwanie niemaskowalne nie może być wykorzystywane.

   Układ zmiany adresu obsługi przerwania niemaskowalnego dla mikroprocesora ośmiobitowegt według wynalazku stanowiący dodatkowy układ współpracujący z szyną adresową, danych i sterującą mikrtkomppuera oraz z szyną danych pamięci operacyjnej, charakteryzuje się tym, że składa się z bltku wykrywania cyklu pobrania rozkazu, bloku generowania ktdu rozkazu i bloku blokowania pamęci operacyjnej, przy czym wejścia bltku wykrywania cyklu pobrania rozkazu są połączone kolejno z liniami adrestwymi, a wejście tego bloku połączone jest z linią stanu cyklu pobrania rozkazu mikroprocesora, Jednocześnie wyjście bloku wykrywania cyklu pobrania rozkazu jest połączone równocześnie z wejściem blokowania bloku blokowania pamęci operacyjnej traz z wejściem bloku generowania ktdu rozkazu, przy czym wejścia

   157 889 bloku blokowania pamięci połączone są odpowiednio z liniami danych pamięci operacyjnej, z kolei wyjścia bloku blokowania pamięci operacyjnej połączone są odpowiednio z liniami szyny danych mikroprocesora, natom^st wyjścia bloku generowania kodu rozkazu są połączone odpowiednio z liniami szyny danych mikroprocesora.

   Blok wykrywania cyklu pobrania rozkazu analizuje stan linii adresowych i linii stanu cyklu pobrania rozkazu i w przypadku wykrycia stanu odpcoMadającego pobraniu rozkazu z komórki, uaktywnia swoje wyjście. Z kolei blok blokowania pamięci, w przypadku aktywnego stanu linii wejściowej, blokuje układ wyjściowy pamięci w taki sposób, że nie wysterowuje on linii danych mikroprocesora. Blok generowania kodu rozkazu, w przypadku aktywnego stanu linii wejściowej, wysterowuje swoje wyjścia dołączone do linii danych mikroprocesora, ustalając na nich kod rozkazu Jaki mikroprocesor pcbierze w tym cyklu. Zadaniem wygenerowanego kodu rozkazu Jest zmiana stanu licznika rożkaz<w na adres, pod którym umieszczony jest początek programu obsługi przerwania niemaskowalnego.

   Frzedmiot wymalazku został bliżej objaśniony na przykładzie realizacji z mikroprocesorem Z80, przedstawionym na rysunku, na którym uwidoczniono schemt blokowy układu, z ideowym pokazaniem połączeń zewnętrznych i wewnętrznych poszczególnych bloków.

   Układ współpracuje z szynami: adresową, danych i sterującą mikroprocesora oraz z szyną danych pamięci operacyjnej. Układ składa się z bloku wykrywania cyklu pobrania rozkazu BWCFR, bloku generowania kodu rozkazu BGKR i bloku blokowania pamięci operacyjnej BBP, Wejścia IAO do IA15 bloku wykrywania cyklu pobrania rozkazu BWCPR są połączone kolejno z liniami adresowymi, odpowwednio AO i A15 szyny adresowej, a wejście IM1 tego bloku połączone jest z linią stanu cyklu pobrania rozkazu -M1 mikroprocesora Z80. Wyyście RESTART bloku BWCPR jest połączone Jednocześnie z wejściem blokowania IBP bloku blokowania pamięci operacyjnej BBP oraz z wejściem bloku generowania kodu rozkazu BGKR. Wejścia IPO do IP7 bloku blokowania pamięci BBP połączone są odpowiednio z liniami danych DPO pamięci operacyjnej. Wyyścia 0F0 do 0P7 bloku BBF połączone są odpowiednio z liniami DO do D7 szyny danych CD mikroprocesora. Wyjścia 0D3 do 0D5 bloku generowania kodu rozkazu BGKR są połączone odpowiednio z liniami D3 do D5 szyny danych DB.

   Działanie układu Jest następujące. Układ PROM typu Κ565ΚΓ5, oznaczony na rysunku Jako U1, dekoduje stan linii adresowych A10 do A15, uaktywniając wrjście Q5 (sygnał -IAH) w sytuacji, gdy stan wszystkich tych linii określony jest wartością logiczną 0. Z kolei układ PROM typu K565RT5, oznaczony na rysunku jako U2, dekoduje stan linii adresowych AO do A8, uaktywniając wyjście Q6 (sygnał -IAL) w sytuacji, gdy na wejściach występują wartości logiczne odpcwwadające adresowi 66H. Sygnały wyjściowe obu układów PROM (-IAH oraz -IAL), linia adresowa A9 oraz Unia -M1 doprowadzone są do wejść AO do A3 układu komparatora 74LS85. Weeścia BO do B3 kor^^tora znajdują się w stanie określonym wartością logiczną 0.

   Dzięki takiemu połączeniu wyjścia A=B (sygpał RESTART) znajduje się w stanie aktywnym w czasie cyklu pobrania rozkazu z komórki pamięci o adresie 66H. Z kolei blok blokowania pamięci BBP, w przypadku aktywnego stanu linii RESTART, blokuje rejestr wyjściowy pamięci RAM. Dzięki temu rejestr wyjściowy nie wysterowuje linii danych mikroprocesora. Blok generowania kodu rozkazu BGKR zawiera trzy bramki 7406 z wyjściami typu otwarty kolektor. Do wyjść tych bramek jest doprowadzony sygnał RESTART i jeśli ma on wartość logiczną 1, to uaktywniane są linie D3, D4 i D5 szyny danych mikroprocesora, w zależności od stanu zworek Z1 do Z3. Pozostałe linie szyny danych znajdują się w stanie okreś^nym wartością logiczną 1. Taki stan szyny danych Jest równoznaczny z wygenerowaniem przez blok BGKR kodu rozkazu restartu RST o numerze zależnym od stanu z^c^i-ek Z1 do Z3. W warniku wykonania rozkazu restartu następuje zmiana stanu licznika rozkazów mikroprocesora na adres, pod którym jest umeszczony początek programu obsługi przerwania niemaskowalnego.

   Stosowanie układu według wynalazku pozwala na wykorzystywanie przerwań niemaskowalnych w mikrlklmppteΓach posiadających mikroprocesor ośmiobitcwy, zwłaszcza Z80 i pracu4

   157 889 jących pod kontrolą systemu operacyjnego CF/M lub Innych system<W operacyjnych zgodnych