WO1989006401A1 - Circuit de conversion d'adresse - Google Patents

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WO1989006401A1
WO1989006401A1 PCT/JP1988/001282 JP8801282W WO8906401A1 WO 1989006401 A1 WO1989006401 A1 WO 1989006401A1 JP 8801282 W JP8801282 W JP 8801282W WO 8906401 A1 WO8906401 A1 WO 8906401A1
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memory
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Shoichi Otsuka
Yutaka Muraoka
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Fanuc Corp
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Fanuc Corp
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    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/0207—Addressing or allocation; Relocation with multidimensional access, e.g. row/column, matrix
    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06T—IMAGE DATA PROCESSING OR GENERATION, IN GENERAL
    • G06T1/00—General purpose image data processing
    • G06T1/60—Memory management

Definitions

  • the present invention relates to an address conversion circuit having an address conversion function for a multidimensional address space in memory.
  • the element at the i row and j column is the address of the first element specified from the address line of the CPU. Les ai! + n (i-1) + j-arranged to correspond to 1.
  • the CPU has a device-specific scanning direction, by changing the row direction, that is, by changing the parameter j. It is possible to scan array elements, but it is faster to use the Bottom Increment feature, which is one of the CPU address modes, for example. You can access them sequentially.
  • the processing speed is not so high. Will decrease. Also, depending on the CPU, the speed may change in forward and reverse scanning.
  • the present invention has been made to solve these problems, so that address data in any direction of an n-dimensional orthogonal memory space can be sequentially processed at a uniform speed.
  • An address conversion circuit arranged between the address signal line and the memory, a conversion means for converting an address of a specific dimension into reverse logic, and Exchange means for exchanging addresses between the addresses;
  • An address conversion circuit characterized by comprising a scanning direction determining means for determining a scanning direction at the time of access to constant data can be provided.
  • a specific scanning direction is specified by the arithmetic processing unit.
  • the scanning direction for an n-dimensional address in memory can be arbitrarily determined.
  • FIG. 1 is a block diagram showing an embodiment of the present invention
  • FIG. 2 is a block diagram showing a second embodiment
  • FIG. 3 (a) and () are storage areas.
  • FIG. 7 is a diagram showing an original image of stored data and eight types of images assumed by setting a scanning direction.
  • FIG. 4 is a block diagram showing an example of an address conversion circuit when accessing.
  • Reference numerals 1 to 4 denote selector circuits, each of which is connected to an address line A0 to A15 of a CPU address and a first eight bits A0 to A7, respectively.
  • the address data S i is input to the first selector circuit 1
  • the next 8-bit A 8 to l 5 address data S 2 is input to the second selector circuit 1. Entered in 2.
  • a predetermined element (pixel) of the image data in the CPU memory can be uniquely specified via the CPU.
  • the column scanning direction conversion command C INV and the row scanning direction conversion command R INV are supplied to the selector terminals S of the selector circuits 1 and 2 respectively, and the selector circuit is selected.
  • the B input terminals of 1 and 2 are connected to address lines via the inverters 5 and 6. Is connected.
  • the A input terminal of the selector circuit 3 has a select signal for specifying the row address data S] L and the column address data of the address lines A0 to A15.
  • a command RZC is supplied to the B input terminal via an inverter 7 via a selector command RZC, respectively, and an RC switch for commanding the exchange of S i and S 2 . ⁇
  • the cut command RC SW is supplied to the select terminal S and is output.
  • Each control signal supplied as each of the above commands R INV, C INV, and RZC SW is a 1-bit data (so-called digital output pull-down) output from the CPU. ).
  • a certain level can also be achieved by using the upper address (bits 16 to 18) of the memory address. realizable .
  • Each of the selector circuits 1, 2, and 3 has its output Y as
  • FIG. 2 is a block diagram showing a second embodiment of the present invention.
  • the address conversion circuit having the above configuration is used for the static RAM, while the address conversion circuit for designating the address of the DRAM is used.
  • An example of an address conversion circuit is shown.
  • the selector circuit 4 is used as the selector circuits 4 1 and 4 2. Into a 16-bit address signal CAO to l5. Reply
  • FIG. 3 shows that the data stored in the storage area, for example, the image data of the file "F", is divided into three views of RINV, CINV. R / C SW. The figure shows how the data is converted and read out from the control data of the unit.
  • FIG. 3A shows the actual storage state of the original image
  • FIG. 3B shows eight types of output data images.
  • the RAM address is composed of eight types of converted images. This allows access from the CPU at the same scanning speed as the row direction, even in the column direction, without changing the storage format of the original image. Become. Further, in the two directions of the above-mentioned row and column, reverse scanning can be performed at a speed equal to the forward direction.
  • the memory address must be specified. Because the CPU can always access it, for example, by scanning in ascending order, the fastest and easiest scanning direction without such a conversion circuit (for example, By applying this circuit, the CPU performance obtained for directional forward scanning can be obtained for the remaining three scanning directions.
  • the present invention has the same effect when specifying the physical address of a memory in an n-dimensional array (n ⁇ 3).
  • the address is exchanged before the upper half and the lower half of the CPU address bus are connected to the address input of the memory.
  • This facilitates uniform processing of rows and columns, and facilitates uniform processing in forward and reverse directions by independently converting the upper half and the lower half into back logic.
  • the scanning direction can be determined at the time of data access so that

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Description

明 細 書
ァ ド レ ス変換回路
技 術 分 野
本発明 ほ、 メ モ リ 内の多次元の ア ド レ ス空間 に つ い て の ア ド レ ス 変換機能 を 有 す る ア ド レ ス 変換回路 に 関 す る 。
背 景 技 術
通常の画像メ モ リ 等 に ア ク セ ス し て 、 2 次元配列 に よ り 記憶 し て レ、 る 画像 デ ー タ を C P U の ァ ド レ ス 空 間 に マ ツ ビ ン グ す る 場合、 メ モ リ 空間で の画素配列が n 行 X n 列 で あ る と す る と 、 そ の i 行 j 列の要素 は 、 C P U の ア ド レ ス線か ら 指定 さ れ る 先頭要素の ア ド レ ス a i ！ + n ( i - 1 ) + j — 1 に 対応す る よ う に 配置 さ れ る 。 こ う し た マ ツ ビ ン グ の方法 ほ 、 C P U が装置固有の走査方 向 を有す る と き に は、 行方向つ ま り パ ラ メ ー タ j を変 え る こ と に よ り 配列要素を走査す る こ と が で き る が、 C P U の ァ ド レ ス モ ー ド の 一 つ で あ る 例 え ば ボ ス ト イ ン ク リ メ ン ト 機能を使用 す る と 高速 に 順次 ア ク セ ス で き る 。 し か し 、 こ う し た じ P U で列方向の配列要素を走査す る 場 合 に は 、 C P U に よ り ア ド レ ス演算を行 う 必要が あ り 、 そ の 処 理速度 は か な り 低下 し て し ま う 。 ま た C P U に よ っ て は正逆走査で ス ビー ド が変 る も の も あ る 。
こ の よ う な 従来 の ア ド レ ス 変換方式 で は 、 産業 用 口 ボ ヅ ト に よ り 組立加工 を行 な う と き 、 ロ ボ ッ ト ア イ と し て の カ メ ラ か ら 画像 を メ モ リ に入力 し 、 そ の画像デー タ に特徴抽出な どの演算処理を施して ロ ボ ッ ト コ ン ト ロ ー ル に 利用す る 場合 に は、 処理速度が遅い と い う 難点が あ つ 。
つ ま り 画像等の 2 次元配列されたデータ に対 し、 特徴 抽出を 目的 と し て C P U で そ の内容を走査す る場合、 あ る方向ほ比較的簡単に速 く 行え る が、 別の方向 について 走査を行う と き に その速度が遅く な る。 従来か ら そ う し た場合 に、 複数の メ モ リ を用意して お き 、 画像の処理内 容に応じて事前にデータ の格納形式を変換 し てか ら演算 を開始する こ と も考え られる。 その場合で も C P U に よ る事前の処理の速度は、 ロ ボ ツ ト の動作 に十分に対応で き なレヽ と レヽ ぅ 問題があ つ た。
発 明 の 開 示
本発明は、 こ う し た問題点を解決すべ く な さ れた も の で、 n 次元の直交す る メ モ リ 空間の どの方向の ア ド レ ス データ に ついて も一様な速度で順次走査を行な え る よ う に して、 C P U か ら の画像処理の際の ア ク セ ス に融通性 を も たせ、 データ 処理速度を向上で き る ァ ド レ ス変換回 路を提供する こ と を 目 的 と している。
本発明 に よれば、 装置固有の走査方向を有す る演算処 理装置か ら n 次元の ァ ド レ ス を特定し て メ モ リ 内の所定 データ に ア ク セ ス す る ため に 、 ァ ド レ ス信号線 と メ モ リ と の間 に配置さ れる ア ド レ ス変換回路に おいて、 特定次 元の ア ド レ ス を裏論理に変換す る変換手段 と 、 前記各次 元の ア ド レ ス間で ア ド レ ス交換す る交換手段 と 、 前記所 定データ の ア ク セ ス時の走査方向を決定す る走査方向決 定手段 と を具備す る こ と を特徴 と す る ァ ド レ ス変換回路 が提供で き る 。
従 っ て本発明の ア ド レ ス変換回路 は、 本発明の ァ ド レ ス変換回路で は、 演算処理装置か ら 、 そ の固有な走査方 向を指定す る こ と に よ り 、 メ モ リ 内の n 次元の ア ド レ ス に対す る走査方向を任意に決定す る こ と がで き る 。
図面の簡単な説明
第 1 図は、 本発明の一実施例を示す ブ ロ ッ ク 図、 第 2 図ほ、 第 2 の実施例を示す ブロ ッ ク 図、 第 3 図 （ a ) , ( ) は、 記憶領域 に格納さ れたデー タ の原画像 と 、 走 査方向の設定に よ り 想定さ れる 8 種類のィ メ ー ジを示す 図で あ る 。
発明を実施す る ための最良の形態
以下、 図面を用 い て本発明の一実施例 に ついて詳細 に 説明す る 。
第 1 図ほ、 1 6 ビ ッ ト の ア ド レ ス に よ り ダイ ナ ミ ッ ク R A M (以下、 D R A M と い う ） の ア ド レ ス空間 に記憶 さ れ て レヽ る画像デー タ に ア ク セ ス す る 際の ァ ド レ ス変換 回路の一例を示す ブロ ッ ク 図であ る 。 1 〜 4 はいずれも セ レ ク タ 回路で、 C P U の ア ド レ ス ノ ス の ア ド レ ス線 A 0 〜 1 5 か ら 、 そ れ ぞれ最初の 8 ビ ッ ト A 0 〜 7 の ア ド レ スデータ S i が第 1 のセ レ ク タ 回路 1 に入力さ れ、 次 の 8 ビ ッ ト A 8 〜 l 5 の ア ド レ ス デー タ S 2 が第 2 の セ レ ク タ 回路 2 に 入力 さ れ る 。 こ の ア ド レ ス線 A O 〜 1 5 - -
ほ、 それを介して C P U ほメ モ リ 内の画像データ の所定 の要素 （ ビク セル） を一意に特定す る こ と がで き る も の で あ る 。 こ こ で は上記セ レ ク タ 回路 1 、 2 の セ レ ク ト 端 子 S に それぞれ列走査方向変換指令 C INV と行走査方向 変換指令 R INV と が供給さ れ、 かつセ レ ク タ回路 1 、 2 の B 入力端子 に は そ れぞれ 8 ビ ッ 卜 の ア ド レ スデー タ S i , S s を反転する ため に、 イ ン ク ータ 5 、 6 を介し て ァ ド レ ス線が接続されて い る 。
ま た、 セ レ ク タ 回路 3 の A入力端子に は、 ア ド レ ス線 A 0 〜 1 5 の行ア ド レ スデータ S ]L と列 ア ド レ スデータ と を指定す る セ レ ク ト 指令 R Z C が、 B 入力端子に は ィ ン ノ ータ 7 を介 して セ レ ク ト 指令 R Z C がそ れぞれ 供給さ れ、 かつそれ ら S i と S 2 と の交換を指令する R C ス ヮ ッ ブ指令 R C SWがセ レ ク ト 端子 S に供給されて レヽ る 。 なお、 前記各指令 R INV, C INV, R Z C SWと し て供 給さ れる各制御信号は、 それぞれ C P U よ り 出力さ れた 1 ビ ッ ト データ （ いわゆ る デ ィ ジタ ルア ウ ト プ ッ ト ） に よ り 実現で き 、 あ る レヽ は ま た、 メ モ リ の ア ド レ スの上位 ア ド レ ス （ ビ ッ ト 1 6 〜 1 8 ) を使 う こ と に よ つ て も実 現で き る 。
こ う し た セ レ ク タ 回路 1 、 2 、 3 は、 いずれも その出 力 Y と し て 、
Y = A S + B S
と い う 排他的論理和出力が得 ら れる 。 し たが っ て、 セ レ ク タ回路 1 の出力信号 C A 0 〜 7 に ついて見れば、 変換 指令 C I N V = 0 な ら ば、 行 ア ド レ ス デー タ S が そ の ま ま 出力 さ れ、 変換指令 C I N V = 1 な ら ば行 ア ド レ ス線 A 0 〜 7 の データ S i が反転 し て 出力 さ れ る 。
セ レ ク タ 回路 4 は、 そ れ ぞれ A , B 入力端子 に 8 ビ ヅ ト 行 ア ド レ ス R A 0 〜 7 と 列 ア ド レ ス C A 0 〜 7 の ア ド レ ス信号が供給 さ れ、 セ レ ク ト 端子 S に は、 セ レ ク タ 回 路 3 か ら の セ レ ク ト 指令 R Z C が入力 さ れ て レヽ る 。 そ の 結果、 セ レ ク タ 回路 4 か ら は 、 R C ス ワ ッ プ指令 R ノ C SW= 0 の と き に は、 セ レ ク ト 指令 じ = 0 の タ イ ミ ン グ で第 1 、 第 2 の セ レ ク タ 回路 1 , 2 の 出力 の う ち 行 ア ド レ ス R A 0 〜 7 が、 セ レ ク ト 指令 R Z C = 1 の タ イ ミ ン グ で列 ァ ド レ ス C A 0 〜 7 が、 そ れ ぞれ時分割 さ れ た ア ド レ ス信号 D A 0 〜 7 と し て D R A M に 出 力 さ れ る 。 そ し て 、 R C ス ワ ッ プ指令 R / C SW= 1 の と き に は 、 第 1 、 第 2 の セ レ ク タ 回路 1 , 2 の 出力が入れ換 え ら れ、 R Z C SW= 0 の と き と 逆の タ イ ミ ン グ で D R A M へ の ァ ド レ ス信号 D A 0 〜 7 が出力 さ れ る こ と に な る 。
第 2 図 は、 本発明の第 2 実施例を示す ブ ロ ッ ク 図で あ る 。 こ こ で は、 上記構成の ア ド レ ス変換回路が D R A M を ア ド レ ス 指定 す る 場合 の も の で あ る の に 対 し 、 ス タ テ ィ ッ ク R A M に 対 し て使用 さ れ る ア ド レ ス変換回路の —例を示 し て い る 。 こ の場合 に は、 D R A M と 違 っ て 、 セ レ ク ト 指令 R / C は使用 さ れ な レヽ た め、 セ レ ク タ 回路 4 1 、 4 2 と し て セ レ ク タ 回路 4 を 2 つ に 分 け 、 1 6 ビ ッ ト の ア ド レ ス信号 C A O 〜 l 5 を形成す る よ う に し て レヽ る 。
第 3 図 は、 記憶領域に格納 さ れ た データ 、 例 え ば ァ ル フ ア ベ ッ ト Γ F 」 に つ い て の画像デー タ が、 R I N V , C INV. R / C SWの 3 ビ ヅ 卜 の コ ン ト ロ ールデータ に よ り 変換 し て読み出 さ れ る 様子を示 し て い る 。 同図 （ a ) は、 原画像の実際の格納状態を示 し、 同図 （ b ) に は、 8 種類の出力される データ イ メ ージを示し て レヽる。
い ま 、 C P U の最適走査方向が行方向で は上か ら下、 列方向では左か ら右であ る と する と 、 8 種類の変換され た イ メ ー ジで R A M ア ド レ ス を構成する こ と に よ り 、 原 画像の格納形態を変更す る こ と な く 、 列方向 に対 し て も 行方向 と 同 じ走査ス ピー ド で C P U か ら の ア ク セ ス が可 能に なる。 ま た更に、 上記行、 列の 2 方向 について は、 正方向 と等 しい速度で逆方向走査を可能 と さ せる 。
こ の よ う に画像の要素を行方向、 列方向さ ら に そ の正 逆に走査す る いずれの場合であ っ て も、 メ モ リ ァ ド レ ス の指定をす る上で は、 C P U は常に例え ば順次昇順の走 査をす る こ と に よ り ア ク セ ス で き る の で、 こ う し た変換 回路の ない場合の最速かつ最容易な走査方向 （例え ば、 行方向順走査） に つ い て得ら れる C P U の性能が、 本回 路を適用する こ と に よ り 、 残 り の 3 つの走査方向に つい て も得 ら れ る 。
なお、 図示 し た 2 つの実施例に関連 して本発明を 2 次 元のデータ の場合 について説明 し たが、 本発明 は特許請 求の範囲 に示さ れる主旨 と 精神の下で多様な構成を と り 得る も の であ っ て、 特段の事情の ない限 り 、 本発明を そ の詳細 に説明 し た粋内に限定す る意図は ない。
す なわ ち本発明 は n 次元配列 （ n ≥ 3 ) さ れた メ モ リ の物理 ァ ド レ ス を指定す る場合 に つい て も 同様の効果を も つ。
産業上の利用可能性
本発明の ァ ド レ ス変換回路は、 例え ば C P U の ァ ド レ ス バ ス の上半分、 下半分を メ モ リ の ア ド レ ス入力 に接続 す る前段で ア ド レ ス交換す る こ と に よ り 、 行、 列の等速 処理が容易 に な り 、 上半分、 下半分を各々 独自 に裏論理 に変換す る こ と に よ り 、 正逆方向での等速処理も容易 に な る よ う に デー タ の ア ク セ ス時 に 走査方向 を 決定で き る 。

Claims

請 求 の 範 囲
( 1 ) 装置固有の走査方向を有す る演算処理装置か ら n 次元の ァ ド レ ス を特定 し て メ モ リ 内の所定データ に ァ ク セ スす る ため に、 ア ド レス信号線 と メ モ リ と の間に配 置さ れる ア ド レ ス変換回路は、 次を含む ：
特定次元の ァ ド レ スを裏論理に変換す る n個の変換手 段 ；
前記各次元の ア ド レ ス間 で ァ ド レ ス交換す る 交換手 段 ；
前記所定データ の ア ク セ ス時の走査方向を決定す る走 査方向決定手段。
( 2 ) 前記変換手段は、 対応す る ア ド レ ス信号線のそ れぞれ と走査方向変換指令 と の間での排他的論理和演算 を行な う も の で あ る を特徴 と す る請求の範囲第 （ 1 ) 項 記載の ア ド レ ス変換回路。
( 3 ) 前記交換手段は、 2 つの ア ド レ ス間での交換を 指令す る ス ヮ ッ ブ指令に よ り ァ ド レ ス交換を行な う こ と を特徴 と する請求の範囲第 （ 1 ) 項記載の ア ド レ ス変換 回路。
( 4 ) 前記走査方向決定手段ほ、 画像デー タ の内容に 応じて決定さ れた最適方向 に従つ て走査方向を決定す る よ う に し た こ と を特徴 と す る請求の範囲第 （ 1 ) 項記載
回 d 7
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Application Number Priority Date Filing Date Title
JP33090587A JPH01171067A (ja) 1987-12-26 1987-12-26 アドレス変換回路
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PCT/JP1988/001282 Ceased WO1989006401A1 (fr) 1987-12-26 1988-12-19 Circuit de conversion d'adresse

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JP (1) JPH01171067A (ja)
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