CN1478302A - 短沟道碳化硅功率mosfets及其制造方法 - Google Patents

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Abstract

提供碳化硅金属－氧化物半导体场效应晶体管(MOSFET)及其制造方法。碳化硅MOSFET有n型碳化硅漂移层，在n型漂移层内包含有一定间隔的、其中又包含n型碳化硅区的p型碳化硅区，和氮化的氧化层。MOSFET还有n型短沟道，从相应的n型碳化硅区穿过p型碳化硅区延伸到n型碳化硅漂移层。在另一个实施例中，提供碳化硅MOSFET及其制造方法，MOSFET包括施加零栅偏压时为配置为自耗尽源区的一个区域，其处在n型碳化硅区和漂移层之间，与氧化层相邻。

Description

短沟道碳化硅功率MOSFETS及其制造方法
涉及的申请
本申请要求下列申请的优先权，在2000年10月3日提交的标题为“改善碳化硅层和氧化层间界面的方法”的美国临时申请序列号No.60/237,822和标题为“SiC功率MOSFET及制造方法”的美国临时申请序列号No.60/237,426，在2001年5月30日提交的标题为“在碳化硅层上氧化层的N2O生长方法”的美国临时申请序列号No.60/294,307，在2001年4月12日提交的标题为“在碳化硅层上的氧化层的N2O退火方法”的美国专利申请序列号No.09/834,283，它们的公开内容在此引入作为参考，如同在此处完全陈述。
发明领域
本发明涉及半导体器件及半导体器件的制造，更具体而言，涉及碳化硅(SiC)金属-氧化物半导体晶体管(MOSFET)及这样的MOSFET的制造。
发明背景
到目前为止，制造大电流、高电压、低导通电阻的垂直SiC功率MOSFET还是不实际的，至少部份原因是在反型层中的电子表面迁移率很低。最近，已经开发了一些关于横向MOSFET结构的工艺技术，它们可以改善表面电子迁移率。然而，功率MOSFET结构牵涉到另外的工艺，例如，包括温度高于1500℃的退火用于激活p型掺杂剂，如p阱/p+接触/p-结端延伸(JTE)注入。这样的退火对用这种技术制造的功率MOSFET的性能有不利的影响。
许多碳化硅功率MOSFET结构在文献里已经描述。例如可见，美国专利No.5,506,421；A.K.Agarwal，J.B.Casady，L.B.Rowland，W.F.Valek，M.H.White，和C.D.Brandt，“1.1kV 4H-SiC功率UMOSFET’s (1.1kV 4H-SiC Power UMOSFET’s)”，IEEE ElectronDevice Letters，第18卷，第12期，586页-588页，1997年12月；A.K.Agarwal，J.B.Casady，L.B.Rowland，W.F.Valek和C.D.Brandt，“1400V 4H-SiC功率MOSFETs(1400V 4H-SiC PowerMOSFETs)”，Materials Science Forum第264-268卷，989页-992页，1998年；J.Tan，J.A.Cooper，Jr.，和M.R.Melloch，“4H-SiC中的高压积累层UMOSFET(High-Voltage Accumulation-LayerUMOSFETs in 4H-SiC)”，IEEE Electron Device Letters，第19卷，第12期，487页-489页，1998年12月；J.N.Shenoy，J.A.Cooper和M.R.Melloch，“6H-SiC中的高压双注入功率MOSFET’s(High-Voltage Double-Implanted Power MOSFET′s  in 6H-SiC)”，IEEEElectron Device Letters，第18卷，第3期，93页-95页，1997年3月；J.B.Casady，A.K.Agarwal，L.B.Rowland，W.F.Valek，和C.D.Brandt，“900V DMOS和1100V UMOS 4H-SiC功率FET(900V DMOS和1100V UMOS 4H-SiC Power FET’s)”，IEEE Device ResearchConference，Ft.Collins，CO，1997年6月23日-25日；R.Schorner，P.Friedrichs，D.Peters，H.Mitlehner，B.Weis和D.Stephani，“阻挡能力到1800V的坚固的6H-SiC功率MOSFET(Rugged PowerMOSFETs in 6H-SiC with Blocking Capability up to 1800V)”，Materials Science Forum第338-342卷，1295页-1298页，2000年；V.R.Vathulya和M.H.White，“离子注入SiC的沟道迁移率特性以确定功率DIMOS结构的多型适用性(Characterization of ChannelMobility on Implanted SiC to determine Polytype Suitabilityfor the Power DIMOS structure)”，Electronic MaterialsConference，Santa Barbara，CA，1999年6月30日-7月2日；A.V.Suvorov，L.A.Lipkin，G.M.Johnson，R.Singh和J.W.Palmour，“用于功率DMOSFET的4H-SiC自对准注入扩散结构(4H-SiC Self-Aligned Implant-Diffused Structure for Power DMOSFETs)”，Materials Science Forum第338-342卷，1275页-1278页，2000年；P.M.Shenoy和B.J.Baliga，“平面型6H-SiC ACCUFET：一种新的高压功率MOSFET结构(The Planar 6H-SiC ACCUFET：A New High-Voltage Power MOSFET Structure)”，IEEE Electron DeviceLetters，第18卷，第12期，589页-591页，1997年12月；RanbirSingh，Sei-Hyung Ryu和John W.Palmour，“高温大电流4H-SiC积累型-DMOSFET(High Temperature，High Current，4H-SiC Accu-DMOSFET)”，Materials Science Forum第338-342卷，1271页-1274页，2000年；Y.Wang，C.Weitzel和M.Bhatnagar，“积累模式SiC功率MOSFET设计问题(Accumulation-Mode SiC Power MOSFET DesignIssues)”，Materials Science Forum第338-342卷，1287页-1290页，2000年；A.K.Agarwa l，N.S.Saks，S.S.Mani，V.S.Hegde和P.A.Sanger，“横向RESURF，6H-SiC MOSFET的研究(Investigationof Lateral RESURF，6H-SiC MOSFETs)”，Materials Science Forum第338-342卷，1307页-1310页，2000年。
现有的SiC结构可以分成三类：(1)槽形或UMOSFET，(2)垂直双注入MOSFET(DIMOSFET)，和(3)横向扩散MOSFET(LDMOSFET)。图1A，1B，1C和1D示出了这些结构。图1A说明槽形MOSFET，然而，它难以获得高击穿电压和沿槽的侧壁的可再现的高反型层迁移率。结果，导通电阻可变得很高，使这个结构成为不实用。横向DMOSFET在图1C和1D中说明，它与一给定击穿电压的垂直DIMOSFET相比，栅氧化层可以承受高电场和更高的导通电阻。
垂直DIMOSFET结构在图1B中说明，它是在硅工艺中采用的扩散(DMOSFET)结构的变种。典型地，p阱用铝或硼注入，源区(n+)用氮或磷注入，P+区通常用铝注入。注入在1400℃-1700℃之间的温度下激活。对n+层的接触是用镍(Ni)形成并退火，对p+的接触用Ni、Ti或Ti/Al形成。两种接触均在高温下退火。典型地，栅介质或者被热生长(热SiO2)或者用低压化学气相淀积技术(LPCVD)被淀积，然后在各种气氛下退火。淀积的介质可以是SiO2或氧化物/氮化物/氧化物(ONO)叠层。DIMOSFET结构的一个困难是反型层电子的低迁移率，这导致非常高的导通电阻。这个问题的起因，是图2示出的在导带边缘附近的高密度界面态。见R.Schorner，P.Friedrichs，D.Peters，和D.Stephani，“采用15R-SiC多型的碳化硅明显改善的MOSFET的性能(Significantly Improved Performance of MOSFETs on SiliconCarbide using the 15R-SiC polytype)”，IEEE Electron DeviceLetters，第20卷，第5期，241页-244页，1999年5月。
在导带边缘附近的界面态，倾向俘获来自反型层中的另外的自由电子，在反型层中留下相对少量的自由电子。被俘获的电子也可以在界面产生荷负电的状态，它们对自由电子产生库仑散射。减少的自由电子数目和增加的散射可以减小从源到漏的电流传导，这可能导致低有效电子迁移率和高导通电阻。有几个因素对导带边缘附近的高密度态起作用：(1)碳或硅的悬挂键，(2)碳簇，和(3)在界面产生薄无定形硅层的Si-Si键。见S.T.Pantelides，“碳化硅介质界面的原子尺度工程(Atomic Scale Engineering of SiC Dielectric Interfaces)”，DARPA/MTO High Power and ONR Power Switching MURI Reviews，Rosslyn，VA，8月10-12日，1999 and V.V.Afanas′ev，M.Bassler，G.Pensl，和M.Schulz，“本征SiC/SiO2界面态(Intrinsic SiC/SiO2Interface States)”，Phys.Stat.Sol.(a)，第162卷，321页-337页，1997年。
除了高密度界面态外，还有几种机理对反型层电子的低迁移率起作用：(1)出自铝掺杂的p型SiC的铝分凝，和(2)注入杂质的高温激活产生的表面粗糙。见S.Sridevan，P.K.McLarty和B.J.Baliga，“在6H-SiC上热生长氧化物中铝的存在(On the Presence of Aluminum inThermally Grown Oxides on 6H-Silicon Carbide)”，IEEE ElectronDevice Letters，第17卷，第3期，136页-138页，1996年3月和M.A.Capano，S.Ryu，J.A.Cooper，Jr.，M.R.Melloch，K.Rottner，S.Karlsson，N.Nordell，A.Powell，和D.E.Walker，Jr.，“离子注入的4H-碳化硅的表面粗糙(Surface Roughening in IonImplanted 4H-Slicon Carbide)”，Journal of ElectronicMaterials，第28卷，第3期，214页-218页，1999年3月。PurdueUniversity的研究人员得到结论，在反型层电子迁移率和注入激活温度之间存在直接相关性。这项研究也得到结论，比较低的注入激活温度(1200℃)导致比较高的电子迁移率，而比较高的激活温度(1400℃)导致低电子迁移率。见M.K.Das，J.A.Cooper，Jr.，M.R.Melloch，和M.A.Capano，“在4H-和6H-SiC MOSFET中的反型沟道迁移率(Inversion Channel Mobility in 4H-and 6H-SiC MOSFETs)”，IEEESemiconductor Interface Specialists Conference，San Diego，CA，1998年12月3日-5日。这些结果已在平面MOSFET(图3)得到，它没有采用p阱注入。p阱注入杂质(铝或硼)典型地要求至少1500℃的激活温度。
图4示出所谓的“ACCUFET”结构。由于穿过积累层而不是反型层的导通导致高迁移率。在这种结构中，p阱是用Al注入，以便留下一个薄的未注入的n型表面层。由于pn结的内建电压，这个n型层完全耗尽。然而，注入激活温度典型地限于1400℃，以避免前面指明的表面粗糙。剩余n层的掺杂和生长的n型层的掺杂相同。这种结构已经示出在6H-SiC中有高电子迁移率，但是在4H-SiC中有非常低的电子迁移率。
Sridevan和Alok已经报道，在p型外延层(p-epi)上的平面型MOSFET中4H-SiC中的高电子迁移率。S.Sridevan和B.Jayant Baliga，“横向N沟道反型模式4H-SiC MOSFET(Lateral N-ChannelInversion Mode 4H-SiC MOSFET′s)”，IEEE Electron DeviceLetters，第19卷，第7期，228页-230页，1998年7月；D.Alok，E.Arnold，和R.Egloff，“4H-SiC器件中反型层迁移率的工艺相关性(Process Dependence of Inversion Layer Mobility in 4H-SiCDevices)”，Materials Science Form第338-342卷，1077页-1080页，2000年。然而，这不是高压功率MOSFET结构。使用p-epi，可以潜在地避免与p阱激活相关和由此产生的表面粗糙的问题。使用淀积的氧化物并且对源区和漏区氮注入的激活温度保持最低(1250℃)以避免表面粗糙度。为保护栅氧化物/SiC界面，对源区和漏区的接触没有退火。高电子迁移率已经归因于淀积SiO2层的特别的湿退火。这是在1100℃在通过98℃的去离子(DI)水鼓泡的N2中退火400min，然后在1100℃原地Ar气退火60min，再后在950℃湿N2退火60min。实行这种退火使淀积的氧化物致密并减少界面态密度。不幸，这个方法具有重复性问题。几个研究组，包括Purdue University的RensealarPolytechnic Institute(RPI)，和Cree Inc.，企图重复这个结果，都没有成功。
已经报道有希望的另一个方法是反掺杂法。K.Ueno和TadaakiOikawa，“反掺杂的4H-SiC MOSFET(Counter-Doped MOSFET′s of4H-SiC)”，IEEE Electron Device Letters，第20卷，第12期，624页-626页，1999年12月。同样，这个技术在没有p阱注入的情况下在平面型MOSFET上已经实现。这不是高压功率MOSFET结构。使用p-epi，可以避免与p阱激活相关和由此产生的表面粗糙度的问题。用反掺杂法，n型杂质的薄层例如氮是注入在源区和漏区之间。注入在低温(1300℃)激活以避免表面粗糙。n型区的掺杂浓度可以通过控制n型注入的剂量和能量来加以控制。通过采用这种注入削弱表面电场，比较高的沟道迁移率已被报道。
最近，在不需要p阱注入的平面型4H-SiC MOSFET结构中，热氧化物在氧化氮(NO)气氛下退火已经指出是有希望的。见，M.K.Das，A.Lipkin，J.W.Palmour，G.Y.Chung，J.R.Williams，K.McDonald，和L.C.Feldman，“采用热生长、NO退火的SiO2的高迁移率4H-SiC反型模式的MOSFET(High Mobility 4H-SiC Inversion Mode MOSFETsUsing Thermally Grown，NO Annealed SiO2)”，IEEE DeviceResearch Conference，Denver，CO，2000年6月19日-21日以及G.Y.Chung，C.C.Tin，J.R.Williams，K.McDonald，R.A.Weller，S.T.Pantelides，L.C.Feldman，M.K.Das，和J.W.Palmour，“在氧化氮中高温退火后4H-SiC MOSFET改善的反型沟道迁移率(Improved Inversion Channel Mobility for 4H-SiC MOSFETsFollowing High Temperature Anneals in Nitric Oxide)”，IEEEElectron Device Letters已接受待发表，它们的公开内容在此引入作为参考，看作在此处完全陈述。已经指出，这种退火明显减小导带边缘附近的界面态密度。C.Y.Chung，C.C.Tin，J.R.Williams，K.McDonald，M.Di Ventra，S.T.Pantelides，L.C.Feldman，和R.A.Weller，“氧化氮退火对4H多型碳化硅能带边缘附近界面陷阱密度的影响(Effect of nitric oxide annealing on the interfacetrap densities near the band edges in the 4H polytype of siliconcarbide)”，Applied Physics Letters，第76卷，第13期，1713页-1715页，2000年3月，它们的公开内容在此引入，看作在此处完全陈述。由于改善的MOS界面，在表面反型层中得到高电子迁移率(35-95cm2/Vs)。
不幸，NO对健康有害，国家防火协会(NFPA)的健康危险等级为3，典型地其中实现氧化后退火的设备，是开放到超净间的大气中。虽然经常排气，但是超过在房间内的NO沾污安全等级的危险是不可以忽略的。
在N2O中生长氧化物是可能的。J.P.Xu，P.T.Lai，C.L.Chan，B.Li，和Y.C.Cheng，“在6H-SiC上N2O生长氮氧化物的改进的性能和可靠性(Improved Performance and Reliability of N2O-GrownOxynotride on 6H-SiC)”，IEEE Electron Device Letters，第21卷，第6期，298页-300页，2000年6月，它们的公开内容在此引入作为参考，看作在此处完全陈述。在6H-SiC上的氧化物在N2O气氛下1100℃生长后氮化，也由Lai等人研究过。P.T.Lai，SupraticChakraborty，C.L.Chan，和Y.C.Cheng，“氮化和退火对热氧化SiO2/SiC金属-氧化物-半导体系统的界面性质的影响(Effect ofnitridation and annealing on interface properties ofthermally oxidized SiO2/SiC metal-oxide-semiconductorsystem)”，Applied Physics Letters，第76卷，第25期，3744页-3746页，2000年6月，它们的公开内容在此引入作为参考，看作在此处完全陈述。然而，Lai等人得到结论，这样的处理使界面质量恶化，它可以用随后的在O2中湿或干退火而改善，退火可以修复N2O中的氮化引起的损伤。此外，即使使用随后的O2退火，与没有在N2O中氮化的情况相比，Lai等人没有看到界面态密度的任何明显减小。然而，这个工作使用6H-SiC，不清楚是否应该用4H-SiC，因为对6H-SiCMOSFET的许多改善以前没有导致对4H-SiC MOSFET的任何明显改善。
发明概述
本发明的实施例提供碳化硅金属-氧化物半导体场效应晶体管(MOSFET)和制作碳化硅MOSFET的方法，该碳化硅MOSFET包括n型碳化硅漂移层、在漂移层中相互有一定间隔的，并且其中包含n型碳化硅区的p型碳化硅区、在漂移层上的氧化层。MOSFET还有从相应的n型碳化硅区延伸到n型碳化硅漂移层的n型短沟道。
在本发明的具体实施例中，p型碳化硅区是其中注入铝的相互有一定间隔的碳化硅区域。在本发明的另一个实施例中，n型短沟道对于相应的p型碳化硅源区是自对准的。
在本发明的可供选择的实施例中，碳化硅外延层提供在n型短沟道之间的n型碳化硅漂移层上。在一些实施例中，碳化硅外延层是在n型碳化硅漂移层和p型碳化硅源区上。在本发明的这样的实施例中，n型短沟道可以延伸进入和/或通过碳化硅外延层。
在本发明的另一个实施例中，栅接触提供在氧化层上。在本发明的具体实施例中，栅接触是p型多晶硅。
在本发明的再一个实施例中，n型短沟道是掺杂的，以致施加零伏栅偏压时，n型沟道是自耗尽区。在本发明的具体实施例中，短沟道的薄层电荷小于约1013cm-2。例如，n型短沟道可以有与厚度为约3500的和载流子浓度为约2×1016cm-3的碳化硅外延层的薄层电荷相对应的薄层电荷。此外，在本发明4H多型碳化硅的实施例中，在氧化层和n型漂移层之间的界面，对在4H多型碳化硅的导带能量约0.3和约0.4eV之间的能级，优选地，界面态密度小于约1012eV-1cm-2。
在本发明的另一个实施例中，碳化硅器件有n型碳化硅漂移层和在漂移层内的第一p型碳化硅区。第一p型碳化硅区相互有一定间隔，并具有确定了其间的漂移层区的外围边缘。第一n型碳化硅区，其载流子浓度大于漂移层的载流子浓度，提供在第一p型碳化硅区内并距第一p型碳化硅区外围边缘有一定间距。第二n型碳化硅区，其载流子浓度小于第一n型碳化硅区的载流子浓度，从第一n型碳化硅区延伸到第一p型碳化硅区的外围边缘。氧化层提供在漂移层、第一n型碳化硅区和第二n型碳化硅区上。
在本发明的具体实施例中，第二n型碳化硅区的薄层电荷小于约1013cm-2。例如，第二碳化硅区可以有与具有厚度为约3500和载流子浓度为约2×1016cm-3的碳化硅外延层的薄层电荷相对应的薄层电荷。此外，第二n型碳化硅区深度从约0.05μm到约1μm。第二n型碳化硅区可以从第一n型碳化硅区到第一p型碳化硅区的外围延伸约0.5μm到约5μm的距离。
在本发明使用4H多型碳化硅的另一个实施例中，在氧化层和漂移层、第一n型碳化硅区和第二n型碳化硅区之间的界面的界面态密度在4H多型碳化硅的导带能量约0.3和约0.4eV之间小于约1012eV-1cm-2。
在本发明的另外的实施例中，提供安排在相应第一p型碳化硅区内的第二p型碳化硅区。第二p型碳化硅区载流子浓度大于第一碳化硅区的载流子浓度。第二碳化硅区也与第一n型碳化硅区相邻并与第二n型碳化硅区相对。
在本发明的具体实施例中，第一p型碳化硅区以从约1μm到约10μm的间距隔开。第一p型碳化硅区可以有载流子浓度从约1×1016cm-3到约2×1016cm-3。
此外，也可以提供第一p型碳化硅区和第一n型碳化硅区上的源接触。也可以提供一层n型碳化硅层，其载流子浓度大于漂移层的载流子浓度并安排与漂移层相邻与氧化层相对。在这样的实施例中，漏接触可以提供在n型碳化硅层上。
在本发明的再一个实施例中，碳化硅外延层提供在第一p型区和n型碳化硅的漂移层上。第二n型碳化硅区延伸进入外延层，第一n型碳化硅区延伸通过外延层，氧化层在外延层、第一n型碳化硅区和第二n型碳化硅区上。外延层可以是未掺杂的碳化硅。外延层也可以是具有薄层电荷小于约1013cm-2的n型碳化硅。碳化硅外延层也可以是具有厚度从约0.05μm到约1μm的碳化硅外延层。优选地，碳化硅外延层有厚度从约1000到约5000。
在本发明的另一个实施例中，提供布置在相应第一p型碳化硅区内的第二p型碳化硅区。第二p型碳化硅区有大于第一碳化硅区的载流子浓度的载流子浓度，并与第一n型碳化硅区相邻与第二n型碳化硅区相对。外延层内的窗口可以被定位以曝露第二p型碳化硅区，并在第二p型碳化硅区上的窗口内提供第一源接触。第二源接触也可以提供在第一源接触和第一n型碳化硅区上。
在本发明的各个实施例中，制造碳化硅器件的方法包括：在n型碳化硅层内注入p型杂质以便提供第一p型碳化硅区，第一p型碳化硅区相互有一定间隔，并具有确定其间的一n型碳化硅层区的外围边缘。n型杂质也注入到第一p型碳化硅区里以提供第一n型碳化硅区，其载流子浓度大于碳化硅层的载流子浓度，第一n型碳化硅区距第一p型碳化硅区的外围边缘有一定间隔。n型杂质注入到第一p型碳化硅区里以提供第二n型碳化硅区，其载流子浓度小于第一n型碳化硅区的载流子浓度，并且它从第一n型碳化硅区延伸到第一p型碳化硅区的外围边缘。在漂移层、第一n型碳化硅区和第二n型碳化硅区上形成氧化层图案，以便提供一栅氧化。
在具体的实施例中，注入p型杂质、为提供第一n型碳化硅区注入n型杂质和为提供第二n型碳化硅区注入n型杂质，是这样被提供的：在n型碳化硅层上制作第一掩模图案，该第一掩模有开口部分与第一p型碳化硅区相对应，以便使n型碳化硅层部分曝露，然后利用第一掩模注入p型杂质到n型碳化硅层里，利用第一掩模注入n型杂质到第一p型碳化硅区里。在n型碳化硅层上制作第二掩模图案，第二掩模有开口部分与第一n型碳化硅区相对应，以便使具有其中注入p型杂质和n型杂质的n型碳化硅层部分曝露。利用第二掩模，n型杂质注入到n型碳化硅层里。
在本发明的一些实施例中，利用第一掩模注入n型杂质到n型碳化硅层里，接着通过在至少约1500℃的温度下退火激活注入的杂质。优选地，p型杂质是铝。
此外，可以制作第二掩模图案，以便第二n型碳化硅区扩展从第一n型碳化硅区延伸到第一p型碳化硅区的外围约0.5μm到约5μm的距离。同样，可以注入杂质，以便第二n型碳化硅区的薄层电荷小于约1013cm-2。可以使用注入能量注入n型杂质，以便提供第二n型碳化硅区，其深度从约0.05μm到约1μm。
在本发明的具体的实施例中，氧化层是热生长的。氧化层也可以通过形成氧化物-氮化物-氧化物(ONO)层提供。优选地，ONO结构的第一氧化层是热生长的。无论如何，氧化层可以在NO环境或N2O环境中退火。优选的是，在4H多型碳化硅的导带能量约0.3和0.4eV之间退火提供在氧化层和漂移层、第一n型碳化硅区和第二n型碳化硅区之间的界面的界面态密度小于约1012eV-1cm-2。这样的界面态密度可以如下述描述来确定，Sze，Physics of Semiconductor Devices(半导体器件物理)，第二版，John Wiley & Sons，1981，pp.383-390。
在本发明的再一个实施例中，p型杂质注入到n型碳化硅层里，以便提供安排在相应的第一p型碳化硅区内的第二p型碳化硅区。第二p型碳化硅区的载流子浓度大于第一碳化硅区的载流子浓度。第二碳化硅区与第一n型碳化硅区相邻并与第二n型碳化硅区相对。
在本发明的一些实施例中，第一掩模有相互间距从约1μm到约10μm的开口部分。同样，n型杂质可以注入到n型碳化硅层与氧化层相对的面上，以便提供具有载流子浓度大于n型碳化硅层的载流子浓度的第二n型碳化硅层。漏接触可以形成在第二n型碳化硅层上。此外，n型碳化硅层可以是碳化硅衬底。
在本发明的再一个实施例中，注入的p型杂质、为提供第一n型碳化硅区注入n型杂质和为提供第二n型碳化硅区注入n型杂质是被这样提供的：在n型碳化硅层上制作第一掩模图案，该第一掩模有与第一p型碳化硅区相对应的开口，以便使n型碳化硅层部分曝露。然后利用第一掩模，注入p型杂质(优选铝)到n型碳化硅层里，n型碳化硅层和第一p型碳化硅区在至少约1500℃的温度下退火。然后，碳化硅外延层生长在n型碳化硅层和第一p型碳化硅区上。在n型碳化硅层上制作第二掩模图案。第二掩模有与第二n型碳化硅区相对应的开口，以便使第一p型碳化硅区部分曝露。利用第二掩模注入n型杂质到n型碳化硅外延层里。在n型碳化硅层上制作第三掩模图案。第三掩模有与第一n型碳化硅区相对应的开口，以便使第一p型碳化硅区部分曝露。利用第三掩模注入n型杂质到第一p型碳化硅区里和碳化硅外延层里。在外延层、第一n型碳化硅区和第二n型碳化硅区上制作氧化层图案，以提供栅氧化物。
在本发明的再一个实施例中，通过生长未掺杂的碳化硅外延层提供生长碳化硅外延层的步骤。在本发明的再一个实施例中，生长碳化硅外延层的步骤是由生长具有薄层电荷小于约1013cm-2的碳化硅外延层提供的。此外，碳化硅外延层可以生长到从约0.05μm到约1μm的厚度。优选地，碳化硅外延层生长到约1000到5000的厚度。
在本发明的另外的实施例中，退火步骤之前是制作第四掩模图案，第四掩模是在n型碳化硅层和第一p型碳化硅区上，其中的开口部分与安排在相应的第一p型碳化硅区内的第二p型碳化硅区相对应，第二碳化硅区与第一n型碳化硅区相邻与第二n型碳化硅区相对。P型杂质利用第四掩模被注入，以便第二p型碳化硅区的载流子浓度大于第一碳化硅区的载流子浓度。此外，在外延层内可以形成窗口定位曝露第二p型碳化硅区。第一源接触也可以形成在第二p型碳化硅区上面的窗口内。第二源接触也可以形成在第一源接触和第一n型碳化硅区上面。
附图说明
图1A是常规的UMOSFET的图解；
图1B是常规的DIMOSFET的图解；
图1C和1D是常规的LDMOST的图解；
图2是在6H和4H多型碳化硅上的ONO和热生长氧化物的界面陷阱密度与电压的曲线图；
图3是常规的平面型MOSFET的示意图；
图4是n沟道SiC ACCUFET的示意图；
图5是粗糙的SiC/SiO2界面和不连续的电子反型层的示意图；
图6是根据本发明的实施例的SiC MOSFET的示意图；
图7是根据本发明的另一个实施例的SiC MOSFET的示意图；
图8A至8H说明根据本发明的各个实施例的制作MOSFET的工艺步骤；
图9A至9J说明根据本发明的另一个实施例的制作MOSFET的工艺步骤；
图10A至10C说明根据本发明的具体实施例的短沟道的工作；
图11是适于本发明的实施例中使用的示例性掺杂分布曲线；
图12是在氧化后经NO和N2O退火情况下界面陷阱密度(Dit)和导带(Ec-E)的能级的关系曲线；
图13是根据本发明的实施例的器件的正向I-V特性曲线；
图14是根据本发明的实施例的器件的沟道迁移率与栅电压的关系曲线。
发明详述
下面参考附图更加详细说明本发明，其中给出本发明的优选实施例。然而，本发明可以以很多不同形式实施，不应该解释为局限于此处给出的实施例；相反，提供这些实施例，为的是使内容公开得彻底和完整，将把发明的范围完全传达到本领域的技术人员。如各图说明的那样，出于说明目的，各层或各区域的尺寸被放大，由此提供说明本发明的一般结构。同样的数字始终指示同样的元件。可以理解，当一个元件，例如一层，或一个区域或衬底，表明是在另一个元件“上”，它可以是直接在另一个元件上，或者也可以是有一个插入元件存在。与此不同，当一个元件表明是“直接在”另一个元件上，则没有插入元件存在。
本发明的实施例提供碳化硅MOSFET和/或它们的制作方法，由于SiC和MOSFET的氧化物之间的界面，这个制作方法可以减小器件的性能退化。前面的讨论很清楚，使用常规制作技术的常规器件，SiC和SiO2之间的界面没有足够的质量来提供4H-SiC中电子的高表面迁移率。发明者不希望被任何工作理论束缚，已经提出，减小的电子迁移率可以是由于高的界面陷阱密度或由于产生表面势起伏的粗糙界面或由于这两者。在图5中示意地示出这种粗糙界面。高粗糙度可以导致电子反型层不连续，因而导致低的有效迁移率。在注入的p阱经1500℃以上的温度退火时，这是尤其真实的。
图6说明了根据本发明实施例的MOSFET。正如图6看到的那样，在本发明的具体实施例中，碳化硅的轻掺杂n-漂移层12在碳化硅n+层10上。n-漂移层12可以是衬底或碳化硅外延层，优选是4H多型碳化硅。优选地，n-漂移层12有载流子浓度从约1014到约1017cm-2。此外，n+层10可以是注入层或注入区或外延层。优选地，n+层有载流子浓度从约1018到约1021cm-3。
正如图6还看到的那样，相互有一定间隔的p型碳化硅区在n-漂移层12内提供p阱20。优选地，p阱20是用Al注入，并在至少约1500℃温度下退火。p阱20有载流子浓度从约1×1016到约2×1019cm-3，可延伸进入n-漂移层12从约0.1μm到约3μm。虽然可以使用各种p型掺杂剂，铝优选于硼作为p阱20的掺杂剂，因为在超过1500℃的温度下退火时硼往往是要扩散超过几微米。因此，难以控制p阱20之间的精确缝隙(这个区域可以称为JFET区域21)。如果这缝隙太大，当器件处于阻塞状态时，栅氧化物中的电场可能变得太高。然而，如果缝隙太窄，JFET区21的电阻可以变得很高。相应地，优选的缝隙是从约1μm到约10μm。对给定器件的具体使用的缝隙，可以根据要求的器件阻塞电压和导通态电阻而定。
n+碳化硅区24和任选的的p+层碳化硅区22是安排在p阱20内。优选地，n+碳化硅区24距离与JFET区21相邻的p阱20的边缘的间距从约0.5μm到约5μm。优选地，任选的p+碳化硅区22与n+碳化硅区24相邻、与p阱20的边缘相对。薄层n型碳化硅，例如是用n型杂质如氮或磷以预先选定的剂量掺杂的层，从n+碳化硅区24延伸到与栅氧化物28相邻的n-漂移层12的JFET区域以提供短沟道26。短沟道26可以在p阱内被注入，并在至少约1500℃的温度下与p阱一起激活。优选地，短沟道26延伸进入p阱20有从约0.05μm到约1μm的深度。短沟道26的掺杂可取决于层的深度，栅接触材料32的功函数和p阱20的掺杂如下面参考图10A至10C的描述。然而，一般来说，短沟道26可以有小于1013cm-2的薄层电荷。在对p阱20注入Al后，对短沟道26优选使用同一掩模注入n型杂质，以避免不得不再次对准掩模，这样使短沟道26与p阱20是自对准的。如上所述，优选短沟道不延伸进入JFET区，因为延伸这些层进入JFET区可以在器件处于阻塞状态时增加氧化物中的电场。
栅氧化物28至少在n+碳化硅区24之间延伸，优选是用NO或N2O退火的热生长氧化物，或者是氧化物/氮化物/氧化物(ONO)，其中第一氧化物是热氧化物，跟着NO或N2O退火。栅接触材料可以是任何适用的接触材料，然而，p型多晶硅是优选的，因为它的高功函数。栅氧化物28的厚度可取决于栅接触32的材料的功函数。然而，一般来说，优选厚度从约100到约5000。
也提供一个或多个源接触30和漏接触34。优选地，源接触30用镍(Ni)形成，在从约600℃到约1000℃之间的温度下，例如825℃下退火，以便提供对p+区22和n+区24的欧姆接触。漏接触34也可以是Ni或其它合适的材料，用于形成对n型碳化硅的欧姆接触。
图7说明使用再生长外延层的本发明的另一个实施例。正如图7看到的那样，碳化硅薄层27在p阱注入和退火后再生长在p阱20上，并延伸穿过JFET区的n-漂移层12。短沟道26′由再生长外延层形成，或者优选地，它们可以通过注入进入和/或穿过再生长碳化硅层27形成。类似地，n+碳化硅区24也可以穿过再生长碳化硅层27形成。再生长碳化硅层27可以有厚度从约0.05μm到约1μm，然而，优选地是从约1000到约5000的厚度。优选地，再生长碳化硅层27是未掺杂的、非有意掺杂的或轻掺杂的。然而，如果再生长碳化硅层27形成短沟道26′，再生长碳化硅层27应该是n型碳化硅。因此，如果再生长碳化硅层27提供短沟道，优选地，再生长碳化硅层27有薄层电荷小于约1013cm-2。例如，具有载流子浓度为2×1016的、3500厚的碳化硅层27可以特别适于提供一个在零栅偏压常关的器件。这样的再生长可以减小由注入激活退火产生的表面粗糙。此外，再生长把沟道区放在外延层上，可以减小损伤，使能有更高的沟道迁移率。
还如图7看到的那样，因为再生长碳化硅层27，通过碳化硅层27提供一个接触窗，提供对任选的p+区22或如果p+区22不存在则对p阱20的接触30′。接触30′可以用任何合适的材料制造，用于形成对p型碳化硅的欧姆接触，然而，镍是优选的。
虽然图6和图7说明本发明的实施例为分立器件，它将被本领域的技术人员理解，图6和图7可以看做具有多个单元的器件的一个单位单元。因此，例如，其它的单位单元可以合并入图6和图7中说明的器件，沿着它的中心轴划分器件(在图6和图7中表示为垂直轴)，并且已划分的器件绕图6和图7中说明的器件的边界轴(在图6和图7中说明的器件的垂直边缘)旋转。相应地，本发明的实施例包括例如图6和图7说明的那些器件，以及有多个合并图6和图7说明的短沟道的单位单元的器件。
根据本发明的实施例的器件制作现在可以参照图8A到8H，图9A到9J描述。如图8A所示，在n型层12上形成掩模100并制作图案，杂质注入到n型层12里，以提供p阱20。优选地，杂质是注入到上述深度的Al，激活时提供所要求的载流子浓度。在形成p阱20后，利用掩模100执行n型注入102，见图8B。合适的注入n型层的杂质包括氮和磷。注入这样的杂质以提供这里所述的短沟道深度和载流子浓度。一个合适的p阱20和n型注入102的合成掺杂分布的实例见图11。在注入p阱和n型层102两者后，产生的结构被加热到温度至少约1500℃，并保持在该温度约30秒到约60分钟的时间，以激活注入的杂质。或者，这样的退火可以在注入n+区24、p+区22和背侧(backside)注入之后进行，如图8E所示。
如图8C所示，去掉掩模100，形成掩模104并制作图案，n型杂质利用掩模104被注入，以提供n+区24。形成掩模104用于提供在p阱20的外围和n+区24之间所要求的间隔，其确定短沟道26的沟道长度。合适的n型杂质包括氮和磷。此外，杂质可以注入，用于提供这里所述的n+区24的维度和载流子浓度。
图8D说明任选的p+区的形成。去掉掩模104，形成掩模106并制作图案，利用掩模106注入p型杂质，用于提供p+区22。可注入p型杂质用于提供这里所述的p+区22的维度和载流子浓度。优选地，p型杂质是铝，然而，其它合适的p型杂质也是可以使用的。
图8E说明去除掩模106以及建立n+层10，n+层10可以由n型杂质背侧注入到衬底内形成，或可以是外延层，可以在图8A之前形成。任选地，上述结构的退火可以激活注入的p型和n型杂质。做为选择，在实施例中，栅氧化物是在形成之后退火以改善SiC/SiO2界面，这些杂质的激活可以由这样的退火实现。
图8F说明栅氧化物28的形成和图案制作。优选地，栅氧化物是热氧化生长并且氮化的氧化物。氮化的氧化物可以是任何合适的栅氧化物，然而，SiO2、氮氧化物或ONO可以是优选的。优选的是，形成栅氧化物或ONO栅介质的初始氧化物之后跟着是N2O或NO中的退火，以便减少SiC/氧化物界面的缺陷密度。在具体的实施例中，栅氧化物或者是由热生长或者是由淀积形成，然后在N2O环境中在大于约1100℃的温度和从约2到约8SLM的流速中退火，该流速可提供N2O的初始滞留时间从约11到约45秒。在碳化硅上的氧化层的这样的形成和退火通常由美国专利申请序列号No.09/834,283、标题为“N2O退火碳化硅层上氧化层的方法(Method of N2O Annealing an Oxide Layer ona Silicon Carbide Layer)”(代理人文档No.5308-156)，或者美国临时申请序列号No.___、2001年5月30日提交的标题为“碳化硅层上氧化层的N2O生长方法(Method of N2O growth of an Oxide Layeron a Silicon Carbide Layer)”描述，它们的内容在此引入作为参考，看作在此处完全陈述。另外，也可以使用N2O生长氧化物，如下列文献描述：J.P.Xu，P.T.Lai，C.L.Chan，B.Li，和Y.C.Cheng，“在6H-SiC上N2O生长氮氧化物的改善的性能和可靠性(ImprovedPerformance and Reliability of N2O-Grown Oxynitrde on 6H-SiC)”，IEEE Electron Device Letters，第21卷，第6期，298页-300页，2000年6月。也如下列文献描述的技术：L.A.Lipkin andJ.W.Palmour，“在p型SiC上的低界面态密度氧化物(Low interfacestate density oxides on p-type SiC)”，Materials Science Forum第264-268卷，853页-856页，1998年。另一方面，对热生长氧化物，热生长SiO2层的后续NO退火可以被提供以减小界面陷阱密度，如下列文献描述：M.K.Das，L.A.Lipkin，J.W.Palmour，G.Y.Chung，J.R.Williams，K.McDonald和L.C.Feldman，“使用热生长、NO退火的SiO2的高迁移率4H-SiC反型模式MOSFET(High Mobility 4H-SiCInversion Mode MOSFETs Using Thermally Grown，NO AnnealedSiO2)”，IEEE Device Research Conference，Denver，CO，6月19-21，2000；G.Y.Pantelides，L.C.Feldman，M.K.Das和J.W.Palmour，“氧化氮高温退火的4H-SiC MOSFET改善的反型沟道迁移率(Improved Inversion Channel Mobility for 4H-SiC MOSFETsFollowing High Temperature Aneals in Nitric Oxide)”，IEEEElectron Device Letters已接受待发表；G.Y.Chung，C.C.Tin，J.R.Williams，K.McDonald，M.Di Ventra，S.T.Pantelides，L.C.Feldman和R.A.Weller，“氧化氮退火对4H多型碳化硅的带边缘附近界面陷阱密度的影响(Effect of nitric oxide annealing onthe interface trap densities near the band edges in the 4Hpolytype of silicon carbide)”，Applied Physics Letters，第76卷，第13期，1713页-1715页，2000年3月。也可以提供氮氧化物，如美国专利申请序列号No.______、2001年6月11日提交的标题为“高压高温电容器结构和制作方法(High Voltage，HighTemperature Capacitor Structure and Methods ofFabrication)”中描述，它的内容在此引入作为参考，看作在此处完全陈述。
作为一个形成氮化的氧化物层的实施例，通过在N2O环境中至少约1200℃温度下氧化碳化硅层，氧化物层可以被提供在碳化硅层上。在氧化期间，提供预定的温度曲线和预定的N2O流速曲线。预定的温度曲线和/或预定的流速曲线可以是恒定的或可变化的，可以包括斜坡至稳定状态的条件。预定的温度曲线和预定的流速曲线可以被选择以便减小具有SiC导带附近能量的氧化物/碳化硅界面的界面态。预定的温度曲线可以导致大于约1200℃的氧化温度。优选地，氧化温度是约1300℃。氧化时间随所要求的氧化层的厚度而改变。因此，氧化可以在约15分钟至约3小时或更长的时间里实现。
另外，预定的流速曲线可以包括一个或多个流速，从约2每分钟标准升(SLM)到约6SLM。优选地，流速从约3.5到约4每分钟标准升。此外，形成得到的氧化层，随后氧化层在Ar或N2中退火。这样的Ar或N2中的退火操作可以进行例如约一个小时。
优选地，预定的流速曲线提供从约0.37cm/s到约1.11cm/s的N2O的一种速度或多种速度。特别是，预定的流速曲线优选提供从约0.65cm/s到约0.74cm/s的N2O的一种速度或多种速度。另外，可以执行氧化层的湿再氧化，和/或N2O氧化也可以在部分蒸汽或蒸汽分压环境中进行。
另外，通过在N2O环境中在包括大于约1200℃的氧化温度的预定温度曲线和预定的N2O流速曲线下在碳化硅层上形成氧化层的方法，可以在碳化硅上形成氧化层。预定的流速曲线可以被选择以提供N2O的初始滞留时间至少是11秒。优选地，初始滞留时间为从约11秒到约33秒。更优选地，初始滞留时间为从约19秒到约22秒。另外，N2O总滞留时间可以为从约28秒到约84秒。优选地，总滞留时间为从约48秒到约56秒。
界面态密度与来自导带的能级的关系曲线图由图12说明。线200表示未退火的氧化物。线202表示在NO环境中干退火的氧化物。线204表示在N2O环境中干退火的氧化物和线206表示在NO环境中湿退火的氧化物。
图8G说明栅接触32的形成。如上所述，栅接触32可以是p型多晶硅，或者也可以是其它合适的接触材料，使用本领域的技术人员已知的技术，可以形成栅接触和制作其图案。另一方面，图8F的氧化物28和栅接触32也可以一起形成和制作图案。最后，图8H说明源接触30和漏接触34的形成，它们可以由蒸发，淀积，溅射或本领域的技术人员已知的其它技术形成。优选地，源接触30和漏接触34是镍，在形成后在约825℃温度下退火，以便改善欧姆接触的质量。
图9A至9J说明根据本发明的另一个实施例使用再生长外延层制作器件的操作。如图9A所示，在n型层12上形成掩模120并制作图案，杂质注入进入n型层12，提供p阱20。优选地，杂质是注入到上述深度的Al，激活时提供所要求的载流子浓度。在形成p阱20后，去除掩模120，形成掩模122并形成与任选的p+区22相对应的图案。利用掩模122进行p型注入，见图9B。优选地，p型注入注入剂铝作为p型杂质。注入这样的杂质以提供此处描述的p+区22的维度和载流子浓度。在注入p阱20和p+区22后，得到的结构被加热到至少约1500℃的温度，保持在该温度的时间从约30秒到约60分，以激活注入杂质。
如图9C所示，去除掩模122，使用生长碳化硅外延层的常规技术，在p+区22、p阱20和n型碳化硅层12上形成SiC外延层124。如上所述，再生长外延层124优选是未掺杂碳化硅，但也可以是轻掺杂碳化硅。
图9D说明提供短沟道26′的任选的n型杂质注入。如图9D所示，形成掩模126并制作图案，利用掩模126注入n型杂质以提供短沟道26′。形成掩模126以提供所要求的短沟道26′的位置，优选地，这样短沟道基本上没有扩展进入器件的JFET区。合适的n型杂质包括氮和磷。优选地，注入杂质以提供此处描述的短沟道26′的维度和载流子浓度。
图9E说明n+区24的形成。如图9E所示，去除掩模126，形成掩模128并制作图案以提供与n+区24相对应的开口。掩模128用于注入n型杂质，以便提供此处描述的n+区24的维度和载流子浓度。
图9F说明去除掩模128以及产生n+层10，其可以通过在衬底中背面注入n型杂质来形成，或可以是外延层，或可在图9A之前形成。任选地，结构的退火优选是在低于1500℃的温度下可以被执行以激活注入的p型和n型杂质。或者，在栅氧化物形成后退火以改善SiC/SiO2界面的实施例中，这样杂质的激活可以是由这样的退火来提供。
图9G说明栅氧化物28的形成和图案制作。栅氧化物28优选地是热生长形成，并且优选地是氮化的氧化物。氮化的氧化物可以是任何合适的栅氧化物，然而，SiO2、氮氧化物或ONO可以是优选的。栅氧化物的形成可以参照图8F的如上所述来执行。
图9H说明源接触30′的形成。如图9H所示，在再生长层124中相对应于p+区22的位置开窗口。接触30′在窗口中形成。图9I说明栅接触32和源接触30′的形成。或者，图9G中的氧化物28和栅接触32可以一起形成并制作图案。如上所述，栅接触32可以是p型多晶硅，或者可以是其它合适的接触材料并且可以用本领域的技术人员已知的技术来形成和制作图案。源接触30′可以用蒸发淀积、溅射或本领域的技术人员已知的其它技术形成。最后，图9J说明漏接触34的形成，它可以用蒸发淀积、溅射或本领域的技术人员已知的其它技术形成。优选地，源接触30′和漏接触34是镍，它是在形成之后在从约600℃到约1000℃的温度下例如约825℃退火的，用来改善欧姆接触的质量。
如上所述，本发明的实施例在器件的JFET区之间提供通过p阱20直到n+区24的短沟道26和26′。在形成短沟道26和26′时，优选控制n型杂质的剂量和能量，以便使器件在零栅偏压下正常关闭。这是可以做到的，因为pn结的内建电压、栅金属和SiC的功函数差以及氧化物中和界面态中的净电荷，产生浅n型层的自耗尽。然而，应该注意，通过隐埋pn结n型层不是完全耗尽的。这保证在薄积累层下存在体沟道。该体沟道的宽度随正栅偏压增加，直到在MOS界面上形成积累层，如图10A至图10C所示。由于表面粗糙和表面势的起伏这个积累层可以是不连续的。
图10A说明没有加栅偏压时的短沟道26和26′。如图10B所示，由正栅偏压产生的体沟道连接不连续的表面积累层区，产生从MOSFET的源到漏的平坦的电流路径。如图10C所示，当加更大的栅偏压时，体沟道最后延伸到积累层。
如上简述，为了获得更有效的短沟道，可以使用有高功函数的栅金属(例如p+多晶硅)和比较薄的栅介质。在MOS栅在零栅偏压时，高功函数的栅金属和比较薄的栅介质可以耗更多的电荷，它们进入在正栅偏压下有更多自由载流子的体沟道(见图10A)。然而，单独提供短沟道可能不足以获得非常高的有效沟道迁移率，因为体沟道中的自由载流子数目是很有限的。然而，优选，在4H多型碳化硅的导带能量约0.4eV内的表面态密度减小到小于约1012eV-1cm-2，短沟道与其结合以减少载流子的表面散射，这可提供非常高的有效沟道迁移率。
根据本发明的实施例，器件的开态I-V特性在图13中示出。器件是3.3mm×3.3mm的4H-SiC功率MOSFET。如图13所示，10A电流是在4.4V正向压降下得到的。这个器件在VG＝0V时，由于在p阱中氮注入剂量相对高，处于常通态。然而，器件也可以通过减小这个剂量，做成常闭态。根据本发明的实施例，100μm×100μm的MOSFET的电子迁移率与栅电压的关系在图14中示出。在低电场区，由于沟道的隐埋特性，得到了极高的迁移率(接近体迁移率的)值。在更高的栅偏压，由于沟道限定在表面，迁移率减小。即使这样，也可以获得～50cm2/Vs的高场迁移率。
本发明的实施例已经参照具体的操作顺序描述，这将被本领域的技术人员理解，受益于本发明的教授，顺序内的某些操作也可以重排顺序。例如，在本发明的具体实施例中，形成n+区24和p+区22可被颠倒。相应地，本发明应该不被解释为局限于此处描述的确切的操作顺序。
在附图和说明书中，已经公开本发明的典型的优选实施例，虽然使用了特别术语，但它们仅是使用于一般的描述意义，而不是用于限制目的，本发明的范围在下列权利要求中提出。

Claims (89)

1.一种碳化硅金属-氧化物半导体场效应晶体管，其包括：
双注入碳化硅MOSFET，有n型碳化硅漂移层、在n型碳化硅漂移层内包含有一定间隔并且其中包含n型碳化硅区的p型碳化硅区，和在n型碳化硅漂移层上的氮化的氧化层；和
n型短沟道，从相应的n型碳化硅区穿过p型碳化硅区并延伸到n型碳化硅漂移层。
2.根据权利要求1的碳化硅金属-氧化物半导体场效应晶体管，其中p型碳化硅区包含有一定间隔的其中有铝注入的碳化硅区。
3.根据权利要求1的碳化硅金属-氧化物半导体场效应晶体管，其中n型短沟道延伸到但并没有进入n型碳化硅漂移层。
4.根据权利要求1的碳化硅金属-氧化物半导体场效应晶体管，还包括在n型短沟道之间的n型碳化硅漂移层上的碳化硅外延层。
5.根据权利要求1的碳化硅金属-氧化物半导体场效应晶体管，还包括在氧化层上的栅接触，栅接触包含p型多晶硅。
6.根据权利要求1的碳化硅金属-氧化物半导体场效应晶体管，其中掺杂n型短沟道使得n型沟道在施加零伏栅偏压时是自耗尽的。
7.根据权利要求1的碳化硅金属-氧化物场效应晶体管，还包括在n型碳化硅漂移层和p型碳化硅区上的碳化硅外延层，其中n型短沟道延伸进入和/或穿过碳化硅外延层。
8.根据权利要求1的碳化硅金属-氧化物场效应晶体管，其中短沟道的薄层电荷小于约1013cm-2。
9.根据权利要求1的碳化硅金属-氧化物场效应晶体管，其中短沟道具有与厚度约3500和载流子浓度约2×1016cm-3的碳化硅外延层相对应的薄层电荷。
10.根据权利要求1的碳化硅金属-氧化物场效应晶体管，其中碳化硅包括4H多型碳化硅，并且其中在氧化层和n型漂移层之间的界面对于在4H多型碳化硅的导带能量约0.3和约0.4eV之间的能级上有小于1012eV-1cm-2的界面态密度。
11.根据权利要求1的碳化硅金属-氧化物场效应晶体管，其中氮化氧化物包括氧化物-氮化物-氧化物结构和氮氧化物中的至少一种。
12.一种碳化硅器件，其包括：
n型碳化硅漂移层；
在漂移层内的第一p型碳化硅区，该第一p型碳化硅区以一定距离间隔，并具有确定其间的漂移层区的外围边缘；
第一n型碳化硅区，其具有大于第一p型碳化硅区内的漂移层的载流子浓度的载流子浓度，并距离第一p型碳化硅区外围边缘一定间隔；
第二n型碳化硅区，其具有小于第一n型碳化硅区的载流子浓度的载流子浓度，并从第一n型碳化硅区延伸到第一p型碳化硅区的外围边缘；以及
在漂移层、第一n型碳化硅区和第二n型碳化硅区上的氮化的氧化层。
13.根据权利要求12的碳化硅器件，其中第二n型碳化硅区具有小于约1013cm-2的薄层电荷。
14.根据权利要求13的碳化硅器件，其中第二n型碳化硅区的深度为从约0.05μm到约1μm。
15.根据权利要求14的碳化硅器件，其中第二n型碳化硅区从第一n型碳化硅区延伸到第一p型碳化硅区的外围约0.5μm到约5μm的距离。
16.根据权利要求12的碳化硅器件，其中第二n型碳化硅区具有与厚度约3500和载流子浓度约2×1016cm-3的碳化硅外延层相对应的薄层电荷。
17.根据权利要求12的碳化硅器件，其中在氧化层和漂移层、第一n型碳化硅区和第二n型碳化硅区之间的界面的界面态密度在4H多型碳化硅的导带能量约0.3和约0.4eV之间小于约1012eV-1cm-2。
18.根据权利要求12的碳化硅器件，还包括：被安排在相应的第一p型碳化硅区里的第二p型碳化硅区，其中该第二p型碳化硅区的载流子浓度大于第一碳化硅区的载流子浓度，第二碳化硅区与第一n型碳化硅区相邻，并与第二n型碳化硅区相对。
19.根据权利要求12的碳化硅器件，还包括在氧化层上的栅接触。
20.根据权利要求19的碳化硅器件，其中栅接触是p型多晶硅。
21.根据权利要求12的碳化硅器件，其中第一p型碳化硅区相互间隔为从约1μm到约10μm的距离。
22.根据权利要求21的碳化硅器件，其中第一p型碳化硅区有载流子浓度从约1×1016cm-3到约2×1019cm-3。
23.根据权利要求12的碳化硅器件，还包括第一p型碳化硅区和第一n型碳化硅区上的接触。
24.根据权利要求12的碳化硅器件，还包括：
一层n型碳化硅层，其载流子浓度大于漂移层的载流子浓度，并被安排与漂移层相邻与氧化层相对；和
在该层n型碳化硅上的漏接触。
25.根据权利要求12的碳化硅器件，还包括：在第一p型区和n型碳化硅漂移层上的碳化硅外延层，其中第二n型碳化硅区延伸进入外延层，第一n型碳化硅区延伸通过外延层，并且氧化层是在外延层、第一n型碳化硅区和第二n型碳化硅区上。
26.根据权利要求25的碳化硅器件，其中外延层包括未掺杂的碳化硅。
27.根据权利要求25的碳化硅器件，其中碳化硅外延层包括具有厚度从约0.05μm到约1μm的碳化硅外延层。
28.根据权利要求27的碳化硅器件，其中碳化硅外延层包括具有厚度从约1000到约5000的碳化硅外延层。
29.根据权利要求25的碳化硅器件，其中外延层包括具有薄层电荷小于约1013cm-2的n型碳化硅。
30.根据权利要求25的碳化硅器件，其中第二n型碳化硅区有薄层电荷小于约1013cm-2。
31.根据权利要求30的碳化硅器件，其中第二n型碳化硅区有深度从约0.05μm到约1μm。
32.根据权利要求31的碳化硅器件，其中第二n型碳化硅区从第一n型碳化硅区到第一p型碳化硅区外围延伸约0.5μm到约5μm的距离。
33.根据权利要求25的碳化硅器件，其中在氧化层和外延层、第一n型碳化硅区和第二n型碳化硅区之间的界面的界面态密度在4H多型碳化硅的导带能量约0.3和约0.4eV之间小于约1012eV-1cm-2。
34.根据权利要求25的碳化硅器件，还包括：被安排在相应的第一p型碳化硅区里的第二p型碳化硅区，其中第二p型碳化硅区的载流子浓度大于第一碳化硅区的载流子浓度，第二碳化硅区与第一n型碳化硅区相邻与第二n型碳化硅区相对。
35.根据权利要求34的碳化硅器件，还包括：
定位在外延层内用来曝露第二p型碳化硅区的窗口；和
在第二p型碳化硅区上和第一n型碳化硅区上的窗口内的第一源接触。
36.根据权利要求25的碳化硅器件，还包括在氧化层上的栅接触。
37.根据权利要求36的碳化硅器件，其中栅接触是p型多晶硅。
38.根据权利要求25的碳化硅器件，其中第一p型碳化硅区相互间隔为从约1μm到约10μm的距离。
39.根据权利要求38的碳化硅器件，其中第一p型碳化硅区具有载流子浓度从约1×1016到约2×1019cm-3。
40.根据权利要求25的碳化硅器件，还包括：
一层n型碳化硅层，其载流子浓度大于漂移层的载流子浓度，并被安排与漂移层相邻与氧化层相对；和
在该层n型碳化硅上的漏接触。
41.根据权利要求12的碳化硅金属-氧化物场效应晶体管，其中氮化氧化层包括氧化物-氮化物-氧化物结构和氮氧化物层中的至少一种。
42.一种制作碳化硅器件的方法，该方法包括：
在n型碳化硅层内注入p型杂质，以便提供第一p型碳化硅区，第一p型碳化硅区有一定间隔，并具有限定其间的n型碳化硅层的区域的外围边缘；
注入n型杂质进入第一p型碳化硅区，以提供载流子浓度大于碳化硅层的载流子浓度的第一n型碳化硅区，第一n型碳化硅区距离第一p型碳化硅区的外围边缘有一定间隔；
注入n型杂质进入第一p型碳化硅区，以提供载流子浓度小于第一n型碳化硅区的载流子浓度的第二n型碳化硅区，其从第一n型碳化硅区延伸到第一p型碳化硅区的外围边缘；和
在漂移层、第一n型碳化硅区和第二n型碳化硅区上制作氧化层的图案，以便提供栅氧化物。
43.根据权利要求42的方法，其中注入p型杂质、为提供第一n型碳化硅区而注入n型杂质和为提供第二n型碳化硅区而注入n型杂质的步骤包括：
在n型碳化硅层上制作第一掩模图案，该第一掩模有与第一p型碳化硅区相对应的开口以便曝露部分n型碳化硅层；然后
利用第一掩模注入p型杂质进入n型碳化硅层内；然后
利用第一掩模注入n型杂质进入第一p型碳化硅区内；然后
在n型碳化硅层上制作第二掩模图案，该第二掩模有与第一n型碳化硅区相对应的开口，以便曝露其中注入p型和n型杂质的部分n型碳化硅层；然后
利用第二掩模注入n型杂质进入n型碳化硅层内。
44.根据权利要求43的方法，其中利用第一掩模注入n型杂质进入n型碳化硅层内的步骤后面跟随的是在至少约1500℃温度下退火以激活注入的杂质的步骤。
45.根据权利要求44的方法，其中p型杂质包括铝。
46.根据权利要求43的方法，其中制作第二掩模图案，使得第二n型碳化硅区从第一n型碳化硅区到第一p型碳化硅区的外围延伸约0.5μm到约5μm的距离。
47.根据权利要求42的方法，其中为提供第二n型碳化硅区而注入n型杂质的步骤包括注入杂质，使第二n型碳化硅区的薄层电荷为小于约1013cm-2。
48.根据权利要求47的方法，其中为提供第二n型碳化硅区而注入n型杂质的步骤还包括使用注入能量注入n型杂质，以便提供第二n型碳化硅区的深度从约0.05μm到约1μm。
49.根据权利要求42的方法，其中制作氧化层图案的步骤包括热生长氧化层的步骤。
50.根据权利要求49的方法，其中热生长氧化层的步骤包括在NO或N2O环境中热生长氧化层的步骤。
51.根据权利要求49的方法，其中热生长氧化层的步骤包括热生长氮氧化物层的步骤。
52.根据权利要求42的方法，其中制作氧化层图案的步骤包括形成氧化物-氮化物-氧化物(ONO)层的步骤。
53.根据权利要求42的方法，还包括在NO环境或N2O环境中的至少一个环境中对所述氧化层退火的步骤。
54.根据权利要求53的方法，其中退火步骤提供在氧化层和漂移层、第一n型碳化硅区和第二n型碳化硅区之间的界面的界面态密度在4H多型碳化硅的导带能量约0.4eV内小于约1012eV-1cm-2。
55.根据权利要求42的方法，还包括注入p型杂质进入n型碳化硅层内，以便提供安排在相应的第一p型碳化硅区内的第二p型碳化硅区，其中第二p型碳化硅区的载流子浓度大于第一碳化硅区的载流子浓度，第二碳化硅区与第一n型碳化硅区相邻并与第二n型碳化硅区相对。
56.根据权利要求42的方法，还包括在栅氧化层上形成栅接触。
57.根据权利要求56的方法，其中形成栅接触的步骤包括制作p型多晶硅图案以便在栅氧化层上提供栅接触的步骤。
58.根据权利要求43的方法，其中第一掩模有开口，它们之间的间隔从约1μm到约10μm的距离。
59.根据权利要求42的方法，还包括：
注入n型杂质进入到n型碳化硅层与氧化层相对的一个面内，以便提供载流子浓度大于n型碳化硅层的载流子浓度的第二n型碳化硅层；和
在第二n型碳化硅层上形成漏接触。
60.根据权利要求42的方法，其中n型碳化硅层包括碳化硅衬底。
61.根据权利要求42的方法，其中其中注入p型杂质、为提供第一n型碳化硅区而注入n型杂质和为提供第二n型碳化硅区而注入n型杂质的步骤包括：
在n型碳化硅层上制作第一掩模图案，该第一掩模有与第一p型碳化硅区相对应的开口，以便曝露部分n型碳化硅层；然后
利用第一掩模注入p型杂质进入n型碳化硅层内；然后
在至少约1500℃温度下对n型碳化硅层和第一p型碳化硅区进行退火；然后
在n型碳化硅层和第一p型碳化硅区上生长碳化硅外延层；然后
在n型碳化硅层上制作第二掩模图案，第二掩模有与第二n型碳化硅区相对应的开口，以便曝露部分第一p型碳化硅区；
利用第二掩模注入n型杂质进入n型碳化硅外延层内；
然后在n型碳化硅层上制作第三掩模图案，第三掩模有与第一n型碳化硅区相对应的开口，以便曝露部分第一p型碳化硅区；
利用第三掩模注入n型杂质进入第一p型碳化硅区和碳化硅外延层内；并且
其中制作氧化层图案的步骤包括在外延层、第一n型碳化硅区和第二n型碳化硅区上制作氧化层图案以提供栅氧化物。
62.根据权利要求61的方法，其中生长碳化硅外延层的步骤包括生长未掺杂的碳化硅外延层。
63.根据权利要求61的方法，其中生长碳化硅外延层的步骤包括生长具有薄层电荷小于约1013cm-2的碳化硅外延层。
64.根据权利要求61的方法，其中生长碳化硅外延层的步骤包括生长具有厚度从约0.05μm到约1μm的碳化硅外延层。
65.根据权利要求64的方法，其中生长碳化硅外延层的步骤包括生长具有厚度从约1000到约5000的碳化硅外延层。
66.根据权利要求61的方法，其中p型杂质包括铝。
67.根据权利要求61的方法，其中制作第三掩模图案，使得第二n型碳化硅区从第一n型碳化硅区到第一p型碳化硅区外围延伸约0.5μm到约5μm的距离。
68.根据权利要求61的方法，其中为提供第二n型碳化硅区而注入n型杂质步骤包括注入杂质，使第二n型碳化硅区具有薄层电荷小于约1013cm-2。
69.根据权利要求68的方法，其中为提供第二n型碳化硅区而注入n型杂质的步骤还包括使用注入能量注入n型杂质，以便提供具有深度从约0.05μm到约1μm的第二n型碳化硅区。
70.根据权利要求61的方法，其中制作氧化层图案的步骤包括热生长氧化层的步骤。
71.根据权利要求70的方法，其中热生长氧化层的步骤包括在NO或N2O环境中热生长氧化层。
72.根据权利要求70的方法，其中热生长氧化层的步骤包括热生长氮氧化物层的步骤。
73.根据权利要求61的方法，其中制作氧化层图案的步骤包括形成氧化物-氮化物-氧化物(ONO)层的步骤。
74.根据权利要求61的方法，还包括在NO环境或N2O环境中的至少一个中对所述氧化层通火的步骤。
75.根据权利要求74的方法，其中退火步骤提供在氧化层和漂移层、第一n型碳化硅区和第二n型碳化硅区之间的界面的界面态密度，在4H多型碳化硅的导带能量从约0.3eV到约0.4eV内小于约1012eV-1cm-2。
76.根据权利要求61的方法，其中在退火步骤之前有下列步骤：
制作第四掩模图案，第四掩模是在n型碳化硅层和第一p型碳化硅区上，第四掩模中有与安排在相应的第一p型碳化硅区内的第二p型碳化硅区相对应的开口，第二碳化硅区与第一n型碳化硅区相邻并与第二n型碳化硅区相对；和
利用第四掩模注入p型杂质，使第二p型碳化硅区的载流子浓度大于第一碳化硅区的载流子浓度。
77.根据权利要求76的方法，还包括：
形成定位在外延层内的窗口以曝露第二p型碳化硅区；和
在第二p型碳化硅区和第一n型碳化硅区上的窗口内形成接触。
78.根据权利要求61的方法，还包括在栅氧化层上面形成栅接触。
79.根据权利要求78的方法，其中形成栅接触的步骤包括制作p型多晶硅图案以便在栅氧化层上提供栅接触的步骤。
80.根据权利要求61的方法，其中第一掩模有开口，它们之间的间隔从约1μm到约10μm的距离。
81.根据权利要求61的方法，还包括：
注入n型杂质进入n型碳化硅层与氧化层相对的一个面内，以便提供具有载流子浓度大于n型碳化硅层的载流子浓度的第二n型碳化硅层；和
在第二n型碳化硅层上形成漏接触。
82.根据权利要求61的方法，其中n型碳化硅层包括碳化硅衬底。
83.一种碳化硅金属-氧化物半导体场效应晶体管，包括：
一碳化硅MOSFET，有n型碳化硅漂移层，在n型碳化硅漂移层内有一定间隔的、其中包含n型碳化硅区的p型碳化硅区，和在n型碳化硅漂移层上的氮化的氧化层；和
在n型碳化硅区和漂移层之间的一个区域，与氮化的氧化层相邻，配置成在施加零栅偏压时自耗尽。
84.根据权利要求83的碳化硅金属-氧化物半导体场效应晶体管，其中p型碳化硅区包括有一定间隔的、其中注入铝的碳化硅区域。
85.根据权利要求83的碳化硅金属-氧化物半导体场效应晶体管，其中配置为自耗尽的所述区域延伸到但并不进入n型碳化硅漂移层。
86.根据权利要求83的碳化硅金属-氧化物半导体场效应晶体管，还包括在p型区之间的n型碳化硅漂移层上的碳化硅外延层。
87.根据权利要求83的碳化硅金属-氧化物半导体场效应晶体管，其中配置为自耗尽的所述区域包括碳化硅区，其具有与具有厚度约3500和载流子浓度约2×1016cm-3的碳化硅外延层的薄层电荷相对应的薄层电荷。
88.根据权利要求83的碳化硅金属-氧化物半导体场效应晶体管，还包括在氧化层上的栅接触，该栅接触包括p型多晶硅。
89.根据权利要求83的碳化硅金属-氧化物场效应晶体管，其中碳化硅包括4H多型碳化硅，并且其中在氧化层和n型漂移层之间的界面具有对于在4H多型碳化硅的导带能量在约0.3eV和约0.4eV之间的能级的小于1012eV-1cm-2的界面态密度。
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